cdcv855, cdcv855i
2.5-v 阶段-锁 循环 时钟 驱动器
scas660a – 九月 2001 – 修订 12月 2002
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邮递 办公室 盒 655303
•
达拉斯市, 德州 75265
阶段-锁 循环 时钟 驱动器 为 翻倍
数据-比率 同步的 dram
产品
展开 spectrum 时钟 兼容
运行 频率: 60 mhz 至 180 mhz
低 jitter (cyc–cyc):
±
50 ps
distributes 一个 差别的 时钟 输入 至
四 差别的 时钟 输出
enters 低 电源 模式 和 三-状态
输出 当 输入 clk 信号 是 较少
比 20 mhz 或者 pwrdwn 是 低
运作 从 双 2.5-v 供应
28-管脚 tssop 包装
消费 < 200-
µ
一个 安静的 电流
外部 反馈 管脚 (fbin, fbin) 是
使用 至 同步 这 输出 至 这
输入 clocks
描述
这 cdcv855 是 一个 高-效能, 低-skew, 低-jitter 零 延迟 缓存区 那 distributes 一个 差别的 时钟
输入 一双 (clk, clk
) 至 四 差别的 pairs 的 时钟 输出 (y[0:3], y[0:3]) 和 一个 差别的 一双 的
反馈 时钟 输出 (fbout, fbout
). 当 pwrdwn是 高, 这 输出 转变 在 阶段 和 频率
和 clk. 当 pwrdwn
是 低, 所有 输出 是 无能 至 一个 高-阻抗 状态 (3-状态), 和 这 pll 是
shut 向下 (低-电源 模式). 这 设备 也 enters 这个 低-电源 模式 当 这 输入 频率 falls 在下
一个 建议的 发现 频率 那 是 在下 20 mhz (典型 10 mhz). 一个 输入 频率 发现 电路
发现 这 低-频率 情况 和 之后 应用 一个 >20-mhz 输入 信号 这个 发现 电路 转变 在 这
pll 又一次 和 使能 这 输出.
当 av
DD
是 系 至 地, 这 pll 是 转变 止 和 绕过 为 测试 目的. 这 cdcv855 是 也 能
至 追踪 展开 spectrum clocking 为 减少 emi.
自从 这 cdcv855 是 为基础 在 pll 电路系统, 它 需要 一个 stabilization 时间 至 达到 阶段-锁 的 这 pll.
这个 stabilization 时间 是 必需的 下列的 电源 向上. 这 cdcv855 是 典型 为 两个都 商业的 和
工业的 温度 范围.
有 选项
T
packaged 设备
T
一个
tssop (pw)
0
°
c 至 70
°
C CDCV855PW
–40
°
c 至 85
°
C CDCV855IPW
版权
2002, 德州 器械 组成公司的
生产 数据 信息 是 电流 作 的 发行 日期.
产品 遵从 至 规格 每 这 条款 的 德州 器械
标准 保用单. 生产 处理 做 不 必然地 包含
测试 的 所有 参数.
请 是 知道 那 一个 重要的 注意 涉及 有效性, 标准 保用单, 和 使用 在 核心的 产品 的
德州 器械 半导体 产品 和 免责声明 附之 呈现 在 这 终止 的 这个 数据 薄板.
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地
Y0
Y0
V
DDQ
地
CLK
CLK
V
DDQ
AV
DD
AGND
V
DDQ
Y1
Y1
地
地
Y3
Y3
V
DDQ
PWRDWN
FBIN
FBIN
V
DDQ
FBOUT
FBOUT
V
DDQ
Y2
Y2
地
pw 包装
(顶 视图)
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