8D
7D
6D
5D
4D
3D
2D
1D
CLK
CLR
18
17
14
13
8
7
4
3
11
1
1D
C1
EN
8Q
7Q
6Q
5Q
4Q
3Q
2Q
1Q
19
16
15
12
6
5
2
9
逻辑 标识
†
†
这个 标识 是 在 一致 和 ansi/ieee 标准.
91-1984 和 iec 发行 617-12.
管脚 号码 显示 是 为 这 dw, j, n, 和 w 包装.
sn54273, sn54ls273, sn74273, sn74ls273
octal d-类型 flip-flop 和 clear
sdls090 – october 1976 – 修订 march 1988
版权
1988, 德州 器械 组成公司的
1
邮递 办公室 盒 655303
•
达拉斯市, 德州 75265
•
包含 第八 flip-flops 和 单独的-栏杆
输出
•
缓冲 时钟 和 直接 clear 输入
•
单独的 数据 输入 至 各自 flip-flop
•
产品 包含:
缓存区/存储 寄存器
变换 寄存器
模式 发生器
描述
这些 大而单一的, 积极的-边缘-triggered flip-
flops utilize ttl 电路系统 至 执行 d-类型
flip-flop 逻辑 和 一个 直接 clear 输入.
信息 在 这 d 输入 meeting 这 建制 时间
(所需的)东西 是 transferred 至 这 q 输出 在 这
积极的-going 边缘 的 这 时钟 脉冲波. 时钟
triggering occurs 在 一个 particular 电压 水平的 和
是 不 直接地 related 至 这 转变 时间 的 这
积极的-going 脉冲波. 当 这 时钟 输入 是 在
也 这 高 或者 低 水平的, 这 d 输入 信号 有
非 效应 ar 这 输出.
这些 flip-flops 是 有保证的 至 respond 至
时钟 发生率 ranging 表格 0 至 30 megahertz
当 最大 时钟 频率 是 典型地 40
megahertz. 典型 电源 消耗 是 39
毫瓦 每 flip-flop 为 这
′
273 和 10 毫瓦
为 这
′
ls273.
函数 表格
(各自 flip-flop)
输入
输出
CLEAR 时钟 D
Q
L X X L
H
↑
HH
H
↑
LL
HLXQ
0
SN54LS273 . . . fk 包装
(顶 视图)
sn54273, sn74ls273 ...j 或者 w pACKAGE
SN74273 ...n pACKAGE
SN74LS273 . . . dw 或者 n 包装
(顶 视图)
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
CLR
1Q
1D
2D
2Q
3Q
3D
4D
4Q
地
V
CC
8Q
8D
7D
7Q
6Q
6D
5D
5Q
CLK
3212019
910111213
4
5
6
7
8
18
17
16
15
14
8D
7D
7Q
6Q
6D
2D
2Q
3Q
3D
4D
1D
1Q
CLR
5D
8Q
4Q
地
CLK
CC
V
5Q
生产 数据 信息 是 电流 作 的 发行 日期.
产品 遵从 至 规格 每 这 条款 的 德州 器械
标准 保用单. 生产 处理 做 不 必然地 包含
测试 的 所有 参数.
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