初步的
440bx agpset 展开 spectrum
频率 synthesizer
W144
Cypress 半导体 公司
• 3901 北 第一 街道 • San Jose • ca 95134 • 408-943-2600
十一月 2, 1999, rev. **
特性
• maximized emi 抑制 使用 cypress’s 展开
spectrum 技术
• 单独的 碎片 系统 频率 synthesizer 为 intel
®
440bx agpset
• 二 copies 的 cpu 输出
• 六 copies 的 pci 输出
• 一个 48-mhz 输出 为 usb
• 一个 24-mhz 输出 为 sio
• 二 缓冲 涉及 输出
• 一个 ioapic 输出
• thirteen sdram 输出 提供 支持 为 3 dimms
• 支持 发生率 向上 至 150 mhz
•I
2
c™ 接口 为 程序编制
• 电源 管理 控制 输入
关键 规格
cpu 循环-至-循环 jitter: ......................................... 250 ps
cpu 至 cpu 输出 skew: ........................................ 175 ps
pci 至 pci 输出 skew: ............................................ 500 ps
V
DDQ3
: .................................................................... 3.3v±5%
V
DDQ2
: .................................................................... 2.5v±5%
sdramin 至 sdram0:11 延迟: ..........................3.7 ns 典型值
sdram0:11 (leads) 至 sdram_f skew: ..............0.4 ns 典型值
表格 1. 模式 输入 表格
模式 Pin2
0pci_stop#
1REF0
表格 2. 管脚 可选择的 频率
输入 地址
cpu_f, cpu1
(mhz) pci_f, 1:5 (mhz)FS3 FS2 FS1 FS0
1 1 1 1 133.3 33.3 (cpu/4)
1110 124 31 (cpu/4)
1 1 0 1 150 37.5 (cpu/4)
1100 140 35 (cpu/4)
1011 105 35 (cpu/3)
1 0 1 0 110 36.7 (cpu/3)
1 0 0 1 115 38.3 (cpu/3)
1000 120 40 (cpu/3)
0 1 1 1 100 33.3 (cpu/3)
0 1 1 0 133.3 44.43 (cpu/3)
0 1 0 1 112 37.3 (cpu/3)
0 1 0 0 103 34.3 (cpu/3)
0 0 1 1 66.8 33.4 (cpu/2)
0 0 1 0 83.3 41.7 (cpu/2)
0 0 0 1 75 37.5 (cpu/2)
0 0 0 0 124 41.3 (cpu/3)
intel 是 一个 注册 商标 的 intel 公司. i
2
c 是 一个 商标 的 飞利浦 公司.
逻辑 块 图解
VDDQ3
ref0/(pci_stop#)
VDDQ2
CPU1
pci_f/模式
XTAL
pll ref freq
pll 1
X2
X1
ref1/fs2
VDDQ3
停止
时钟
控制
停止
时钟
控制
PCI2
PCI3
PCI4
48mhz/fs0
24mhz/fs1
PLL2
÷2,3,4
OSC
VDDQ2
clk_stop#
VDDQ3
IOAPIC
PCI5
I
2
C
SDATA
逻辑
SCLK
i/o 管脚
控制
sdram0:11
SDRAMIN
12
VDDQ3
pci1/fs3
停止
时钟
控制
停止
时钟
控制
cpu_f
÷2
sdram_f
管脚 配置
VDDQ3
ref0/(pci_stop#)
地
X1
X2
VDDQ3
pci_f/模式
pci1/fs3
地
PCI2
PCI3
PCI4
PCI5
VDDQ3
SDRAMIN
地
SDRAM11
SDRAM10
VDDQ3
SDRAM9
SDRAM8
地
SDATA
SCLK
W144
VDDQ2
IOAPIC
ref1/fs2*
地
cpu_f
CPU1
VDDQ2
clk_stop#
sdram_f
地
SDRAM0
SDRAM1
VDDQ3
SDRAM2
SDRAM3
地
SDRAM4
SDRAM5
VDDQ3
SDRAM6
SDRAM7
VDDQ3
48mhz/fs0*
24mhz/fs1*
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
I
2
C
{
便条:
1. 内部的 拉-向上 电阻器 应当 不 是 relied 在之上 为 设置
i/o 管脚 hgh. 管脚 函数 和 parentheses 决定 用
模式 管脚 电阻 strapping. 不像 其它 i/o 管脚, 输入 fs3
有 一个 内部的 拉 向下 电阻.
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