12月 4, 1998 (Version
3.0
)
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特性
•7.5 ns 管脚-至-管脚逻辑 延迟 在 所有 管脚
•f
CNT
to 125 mhz
•72 macrocells 和 1,600usable gates
•向上 至72 美国er i/o pins
•5 v 在-系统 程序m能 (isp)
-Endurance的 10,000 程序/擦掉 cycles
-程序/擦掉over 全部 商业的 电压 和
温度 范围
•增强 管脚-locking architecture
•有伸缩性的 36v18 函数B锁
-90 产品 条款 驱动 任何 或者 所有 的 18 macrocells
在里面 函数 块
-Glob一个l 一个d产品 期 clocks, 输出 使能, 设置
和 reset 信号
•Extensive ieee std1149.1 boundary-sc一个n (jTag)
支持
•可编程序的 电源 reduction 模式 在 各自
macrocell
•回转 比率 控制on individual 输出puts
•用户 progr一个mmable地面p在 能力
•Extended 模式 秒urity 特性 为设计 保护
•高-驱动 24m一个outputs
•3.3 v 或者 5 v i/ocapability
•先进的cmos 5v fastflasHtechnology
•支持 并行的 programming 的 更多 比 一个
xc9500 concurrently
•一个vailable 在 44-管脚 plcC, 84-管脚 plcc,100-管脚 pqfp
和 100-管脚 tqfp 包装
描述
这 xc9572 是一个 高-performanceCPLD供应
advanced 在-system程序编制 和testcap一个bilities 为
一般 purpose 逻辑 integ限定.It是 comprised的 四
36v18 函数 blocks, 供应 1,600 usable 门 和
prop一个gation 延迟的 7.5ns. seeFigure2为 thearchitec-
tureoverview.
电源 管理
Power 消耗 能 是 减少 在 这 xc9572by config-
uringmacrocells 至 standard 或者低-电源modes 的 opera-
tion. unused macrocells 是 转变edoff 至 minimizepower
消耗.
Operatingcurrent 为 各自 设计 能 是 近似的d为
明确的 运行 conditions 使用 这 following 等式:
I
CC
(毫安)=
MC
HP
(1.7) + mc
LP
(0.9) + mc (0.006 毫安/mHz) f
在哪里:
MC
HP
= macrocells 在 high-每formance 模式
MC
LP
= macrocells 在 low-power 模式
mc =Total 号码of macrocells使用
f = 时钟 频率 (mhz)
Figure1显示 一个typical 计算 为 这 xc9572 设备.
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xc9572 在-系统 可编程序的
CPLD
12月 4, 1998 (version 3.0)
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产品Specification
图示 1:Typical i
CC
vs. 频率 为 xc9572
0
100
200
(65)
(125)
(160)
(100)
典型 i
cc
(毫安)
50100
Clock 频率(mhz)
L
o
w
P
o
w
e
r
H
i
g
h
P
e
r
f
o
r
m
一个
n
c
e
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