半导体 组件 industries, llc, 2004
九月, 2004 − rev. 4
1
发行 顺序 号码:
nb6l16/d
NB6L16
2.5v/3.3vMultilevel输入至
差别的lvpecl/lvnecl
时钟 或者 数据
接受者/驱动器/翻译
缓存区
这 nb6l16 是 一个 高 精确, 低 电源 ecl 差别的 时钟
或者 数据 接受者/驱动器/翻译 缓存区. 这 设备 是 functionally
相等的 至 这 el16, ep16, lvel16 和 nbsg16 设备. 和
输出 转变 时间 的 70 ps, 它 是 ideally suited 为 高 频率,
低 电源 系统. 这 设备 是 targeted 为 backplane buffering,
gbe 时钟/数据 分发, fibre 频道 分发 和 sonet
时钟/数据 分发 产品.
输入 接受 lvnecl (负的 ecl), lvpecl (积极的 ecl),
lvttl, lvcmos, cml, 或者 lvds. 输出 是 800 mv
ecl 信号.
这 v
BB
管脚, 一个 内部 发生 电压 供应, 是 有 至
这个 设备 仅有的. 为 single−ended 输入 情况, 这 unused
差别的输入 是 连接 至 v
BB
作 一个 切换 涉及 电压.
V
BB
将 也 rebias 交流 结合 输入. 当 使用, 分离 v
BB
和 v
CC
通过 一个 0.01 mf 电容 和 限制 电流 sourcing 或者 sinking
至 0.5 毫安. 当 不 使用, v
BB
应当 是 left 打开.
•
最大 输入 时钟 频率
6 ghz 典型
•
最大 输入 数据 比率 频率
6 gb/s 典型
•
低 12 毫安 典型 电源 供应 电流
•
70 ps 典型 上升/下降 时间
•
130 ps 输入 传播 延迟
•
on−chip 涉及 为 ecl single−ended 输入 − v
BB
输出
•
pecl 模式 运行 范围:
V
CC
= 2.375 v 至 3.465 v 和 v
EE
= 0 v
•
necl 模式 运行 范围:
V
CC
= 0 v 和 v
EE
= −2.375 v 至 −3.465 v
•
打开 输入 default 状态
•
lvds, lvpecl, lvnecl, lvcmos, lvttl 和 cml 输入
兼容
•
pb−free 包装 是 有
一个 = 组装 location
L = 薄脆饼 lot
Y = 年
W = 工作 week
标记
DIAGRAMS*
ALYW
6L16
SOIC−8
d 后缀
情况 751
1
8
TSSOP−8
dt 后缀
情况 948r
1
8
1
8
*for 额外的 标记 信息, 谈及 至
应用 便条 and8002/d.
6L16
ALYW
1
8
看 详细地 订货 和 shipping 信息 在 这 包装
维度 部分 在 页 10 的 这个 数据 薄板.
订货 信息
http://onsemi.com
http://onsemi.com
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