整体的
电路
系统, 公司
8305AG
www.icst.com/产品/hiperclocks.html
rev. b 二月 26, 2004
1
ICS8305
L
OW
S
KEW
, 1-
至
-4, m
ULTIPLEXED
D
IFFERENTIAL
/
lvcmos-
至
-lvcmos/lvttl f
ANOUT
B
UFFER
G
ENERAL
D
ESCRIPTION
这 ics8305 是 一个 低 skew, 1-至-4, 差别的/
lvcmos-至-lvcmos/lvttl 输出 缓存区 和 一个
成员 的 这 hiperclocks™ 家族 的 高
效能 时钟 解决方案 从 ics. 这
ics8305 有 可选择的 时钟 输入 那 接受
也 差别的 或者 单独的 结束 输入 水平. 这 时钟 使能 是
内部 同步 至 eliminate runt 脉冲 在 这 输出
在 异步的 assertion/deassertion 的 这 时钟 使能
管脚. 输出 是 强迫 低 当 这 时钟 是 无能. 一个 sepa-
比率 输出 使能 管脚 控制 whether 这 输出 是 在 这
起作用的 或者 高 阻抗 状态.
有保证的 输出 和 部分-至-部分 skew 特性 制造
这 ics8305 完美的 为 那些 产品 要求 好 de-
fined 效能 和 repeatability.
HiPerClockS™
ICS
B
锁
D
IAGRAM
P
在
一个
SSIGNMENT
地
OE
V
DD
clk_en
CLK
nCLK
clk_sel
lvcmos_clk
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
Q0
V
DDO
Q1
地
Q2
V
DDO
Q3
地
ICS8305
16-含铅的 tssop
4.4mm x 3.0mm x 0.92mm 包装 身体
g 包装
顶 视图
F
EATURES
• 4 lvcmos/lvttl 输出
• 可选择的 差别的 或者 lvcmos/lvttl 时钟 输入
•
clk, nclk 一双 能 接受 这 下列的 差别的
输入 水平: lvpecl, lvds, lvhstl, hcsl, sstl
• lvcmos_clk 支持 这 下列的 输入 类型:
lvcmos, lvttl
• 最大 输出 频率: 350mhz
• 输出 skew: 35ps (最大)
• 部分-至-部分 skew: 700ps (最大)
• additive 阶段 jitter, rms: 0.04ps (典型)
• 3.3v 核心, 3.3v, 2.5v 或者 1.8v 输出 运行 供应
• 0°c 至 70°c 包围的 运行 温度
• 工业的 温度 信息 有 在之上 要求
lvcmos_clk
CLK
nCLK
clk_sel
Q0
Q1
Q2
Q3
0
1
clk_en
OE
D
Q
LE
0
1
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