MAX3681
低-电压 差别的-信号 (lvds)
输入 和 输出
这 max3681 特性 lvds 输入 和 输出 为
接合 和 高-速 数字的 电路系统. 这 lvds
标准 是 为基础 在 这 ieee 1596.3 lvds specifica-
tion. 这个 技术 使用 250mvp-p 至 400mvp-p, dif-
ferential 低-电压 swings 至 达到 快 转变
时间, 使减少到最低限度 电源 消耗, 和 噪音 免除.
这 并行的 时钟 和 数据 lvds 输出 (pclk+,
pclk-, pd_+, pd_-) 需要 100
Ω
差别的 直流 termi-
nation 在 这 反相的 和 同相 输出
为 恰当的 运作. 做 不 terminate 这些 输出 至
地面.
这 同步 lvds 输入 (sync+, 同步-) 是
内部 terminated 和 100
Ω
的 差别的 输入
阻抗, 和 因此 做 不 需要 外部 termi-
nation.
pecl 输入
这 串行 数据 和 时钟 pecl 输入 (sd+, sd-,
sclk+, sclk-) 需要 50
Ω
末端 至 (v
CC
- 2v)
当 接合 和 一个 pecl 源 (看 这
alternative pecl 输入 末端
部分).
__________产品 信息
alternative pecl 输入 末端
图示 4 显示 alternative pecl 输入-末端
方法. 使用 thevenin-相等的 末端 当 一个
(v
CC
- 2v) 末端 电压 是 不 有. 如果 交流
连接 是 需要, 此类 作 当 接合 和
一个 ecl-输出 设备, 使用 这 ecl 交流-连接 termi-
nation.
布局 技巧
为 最好的 效能, 使用 好的 高-频率 布局
技巧. 过滤 电压 供应 和 保持 地面
连接 短的. 使用 多样的 vias 在哪里 可能.
也, 使用 控制 阻抗 传递 线条 至
接口 和 这 max3681 数据 输入 和 输出.
+3.3v, 622mbps, sdh/sonet
1:4 deserializer 和 lvds 输出
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MAX3681
PECL
输入
Z
O
= 50
Ω
Z
O
= 50
Ω
130
Ω
82
Ω
130
Ω
82
Ω
+3.3v
MAX3681
PECL
输入
Z
O
= 50
Ω
50
Ω
Z
O
= 50
Ω
1.6k
2.7k
1.6k
2.7k
+3.3v
-2v
50
Ω
-2v
thevenin-相等的 末端
ecl 交流-连接 末端
图示 4. alternative pecl 输入 末端
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