应用 Hints
1.
阶段 控制 为 Geometry 纠正:
管脚 10
(阶段) 是 设计 至 控制 静态的 阶段 (picture
horizontal 位置) 作 好 作 动态 阶段 为 geom-
etry 纠正. 完全 控制 的 静态的 和 动态
阶段 能 是 达到 用 superposing 一个 纠正
波形 (sawtooth 和/或者 parabola) 在 这 直流 控制
电压 在 管脚 10 (看
图示 12
).
2.
可编程序的 频率 ramping:
H 频率
transitions 从 高 至 低 呈现 一个 特定的 问题 为
deflection 输出 stages 没有 电流 限制的. 如果, dur-
ing 此类 一个 转变, 这 输出 晶体管 在-时间 在-
creases excessively 在之前 这 B+ 电压 有 de-
creased 至 它的 最终 水平的, 然后 这 deflection inductor
电流 ramps too 高 和 这 induced flyback 脉冲波
能 超过 这 损坏 电压, BV
CEX
, 的 这 输出
晶体管. 至 阻止 这个, 这 比率 的 改变 的 这 VCO
频率 必须 是 限制.
考虑 一个 scanning 模式 转变 在 t
=
0 从 f
1
至 f
2
.
这 VCO 频率 作 一个 函数 的 时间, f
VCO
(t), 是 de-
scribed 用 这 等式,
f
VCO
(t)
≅
f
1
+(
f
2
−
f
1
) (1 – exp (−
t
/
τ
)),
在哪里
τ
=
40x10
3
xC
FVC
.
这 在之上 等式 能 是 使用 至 预言 VCO behav-
ior 在 频率 transitions, 但是 在 实践 这 值
的 C
FVC
是 大多数 容易地 决定 empirically. 在 一般,
大 值 降低 这 chance 的 exceeding BV
CEX
,
但是 发生 长 PLL 俘获 时间.
3. 阶段 电压 范围 vs 延迟 时间:
这 recom-
mended 阶段 电压 范围 至 使用 在 管脚 10 (阶段)
取决于 在 这 延迟 时间 的 这 deflection 输出 平台.
延迟 时间 是 定义 作 这 时间 从 这 rising 边缘 的
H 驱动 至 这 中心 的 flyback. 为 最好的 效能
这 阶段 电压 范围 应当 是 在 这 unshaded 范围
的
图示 11
.
推荐 阶段 电压 为 640 x 480
@
60 Hz
ds012917-11
图示 11.
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