MC145421
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MC145425
MOTOROLA
7
mu/一个
声调 format 输入 (管脚 11)
这个管脚 确定 这 pcm 代号 为 这 500 hz 正方形的
波声调 发生 当 这 t一个输入 是 高 — Mu–
law (mu/一个 = 1) 或者 ccitt a–law (mu/一个 = 0) format.
声调
声调 使能 输入 (管脚 16)
一个高 在 这个 管脚 导致 一个 500 hz 正方形的 波 pcm声调
至是 inserted 在 放置 的 这 demodulated b 频道 数据 在
Bchannel 1. this feature 一个llows the designer to provide
音频的 反馈 为 telset 键盘 行动.
PD
电源 向下 输入/输出 (管脚 12)
这个 是 一个 双向的 管脚 和 一个 弱 输出 驱动器 所以 那
它c一个n 是 externally overdriven. when held low, the iSDN
UDLT是 powered 向下, 和 这 仅有的 起作用的 电路系统 是 那
这个is necessary for demodulation, generation ofEn1,
en2,bclk, 和 dclk,和 outputting 的 这 数据 位 和
vd.When held high, the iSDn uDLt is powered up 一个nd
transmits正常情况下 在 回馈 至 received bursts 从 这
主控. 如果 这 isdn udlt 是 powered 向上 为 250
µ
s — 这个
是获得 从 一个 内部的 振荡器和 非 bursts 从 这
主控有 occurred— theISDn slave uDLt generates
一个 free–running set of eN1, en2,bclk, 和 dclk 信号
和发送 一个 burst 至 这 主控 设备 每 其它 125
µ
s
框架. 这个 是 一个 wake–up 信号 至 这 主控.
当 pd
是 floating 和 一个 burst 从 这 主控 是 demod-
ulated,这 弱 输出 驱动器 将 尝试 至 强迫 pd
高. 它 将
尝试至 强迫 pd
低 如果 250
µ
s 有 消逝没有 一个 burst
从这 主控 正在 successfully demodulated. 这个 准许
这slave device to self power up 一个nd down in demand–
powered 循环 系统.
CCI
结晶 输入 (管脚 17)
正常情况下,一个 8.192 mhz 结晶是 系 在 这个 管脚
和这 xtl 管脚. 一个 10 m
Ω
电阻在 cci 和 xtl 和
25 pf电容 从 cci 和 xtl 至 v
SS
是 必需的 至
确保稳固 和 start–up. cci 将 也 是 驱动 和 一个
外部 8.192 mhz 信号 如果 一个 结晶 是 不 desired.
XTL
结晶 输出 (管脚 18)
这个管脚 是 有能力 的 驱动 一个 外部 cmos 输入 和
15 pf 的 额外的 加载 电容.
d1i, d2i
d 频道 输入 (管脚 6, 7)
这些二 管脚 是 输入 为 这 16 kbps d 数据 途径.
这d 频道 数据 位 是 clocked在 serially 在 这 nega-
tive 边缘 的 这 16 kbps dclk 输出 管脚.
d1o, d2o
d 频道 输出 (管脚 9, 10)
这些二 管脚 是 输出 为 这 16 kbps d 数据 chan-
nels.这些 管脚 是 updated 在 这 rising edges 的 这 从动装置
dclk 输出 管脚.
Tx
transmit 数据 输出 (管脚 13)
这个 线条 是 一个 输出 为 这 b 频道 数据 received 从
这 主控. b 频道 1 数据 是 输出 在 这第一 第八 循环
的这 bclk 输出 当 en1 是 高. b 频道 2 数据是
输出在 这 next 第八 循环 的 这 bclk, 当 en2 是
高.b 频道 数据 位是 clocked 输出 在 这 rising 边缘
的 这 bclk 输出 管脚.
DCLK
d 频道 时钟 输出 (管脚 8)
这个输出 是 这 transmit 和 receive 数据 时钟 为 两个都
D途径. 它 开始 在之上 demodulation的 一个 burst 从 这
主控device. this signal is rising edge 一个ligned w它h the
EN1和 bclk信号. 之后 这 demodulation 的 一个 burst,
这dclk 线条 完成 二 循环 和 然后 仍然是 低
直到另一 burst 从 这 主控 是demodulated. 在 这个
manner同步 和 这 主控 是 established和
任何 时钟 slip 在 主控 和 从动装置 是 absorbed 各自
框架.
Rx
receive 数据 输入 (管脚 21)
这个管脚是 一个 输入 为 这 b 频道 数据. b 频道 1
数据 是 clocked 在 在 这 第一 第八 下落 edges 的 这 bclk
输出下列的 这 rising 边缘 的这 en1 输出. b 频道
2数据 是 clocked在 在 这 next 第八 下落 edges 的 这
bclk 下列的 这 rising 边缘 的 这 en2 输出.
EN1
b 频道 1 使能 输出 (管脚 15)
这个线条 是 一个 8 khz 使能 信号 为 这 输入 和 输出
的这 b 频道 1 数据. 当 en1 是 高, b 频道 1 数据
是clocked 输出 在 这 tx 管脚 在 这 第一 第八 rising edges 的
这bclk. 在 这个 一样 时间, b 频道 1输入 数据 是
clocked在 在 这 rx 管脚 在 这 第一 第八 下落 edges 的 这
bclk.这 vd 管脚 是 也 updated 在 这 rising 边缘 的这
EN1信号. en1 serves 作 这从动装置 设备’s 8 khz 框架
涉及 信号.
EN2
b 频道 2 使能 输出 (管脚 14)
这个管脚 是 这 logical inverse 的 这 en1 输出 和 是使用
至信号 这 时间 slot 为 这 输入 和 输出 的 数据 为 这
b 频道 2 数据.
BCLK
b 频道 数据 时钟 输出 (管脚 20)
这个 是 一个 标准 b 序列 输出 这个 提供 这 数据
时钟为 这 b 频道 数据. 这个 时钟 信号 是 128 khz 和
beginsoperating upon the successful demodulation of 一个
burst从 这 主控. 在 这个 时间, en1 变得 高 和BCLK
开始toggling. bclk 仍然是 起作用的 为 16 时期, 在 这
终止的 这个 时间 它 仍然是 低 直到 另一 burst 是 re-
ceived从 这 主控. 在 这个 manner 同步 是-
tweenthe master 一个nd slave is established 一个nd 一个ny c锁
slippage 是 absorbed 各自 框架.
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