这 第二 pll 模式 是 termed
时钟 genera-
tion 2
(clkg2) 这个 发生 它的 5.12 mhz
时钟 从 一个
10 khz
外部 抽样 信号.
又一次, 输出 样本 是 有 在 这 系统
抽样 比率 设置 用 clkin, 典型地 10 khz.
为这全部-评估10 khz时钟CLKG2安静的sets
这 filter’s 3 db 要点 在 5 khz. 因此,
clkg2 提供 非 oversampling
在之外 这
nyquist 必要条件 在 这 系统 水平的
(10 khz : 5 khz) 和 它的 内部的 数字的 过滤 pro-
vides little 反对-aliasing 值. 这 clkg2 模式
是 initiated 用 grounding 这 模式 管脚.
这 cs5317 特性 一个 第三 运行 模式
called
时钟 override
(clkor). initiated 用 ty-
ing 这 模式 管脚 至 -5v, clkor 准许 这
5.12 mhz 主控 时钟 至 是 驱动 直接地 在
这 clkin 管脚. 这 cs5317 然后 处理 sam-
ples updating 它的 输出 寄存器 在 f
clkin
/256.
自从 所有 clocking 是 发生 内部, 这
clkor 模式 包含 一个
重置
能力 这个
准许 这 输出 样本 的 多样的 cs5317’s
至 是 同步.
这 cs5317 也 有 一个 cs5316 兼容
模式, 选择 用 tyingrst 低, 和 使用
模式 (管脚 7) 作 这 fsync 管脚. 看 这
cs5316 数据 薄板 为 详细地 定时 informa-
tion.
相似物 设计 仔细考虑
直流 特性
这 cs5317 是 设计 为 信号 处理.
它的 相似物 modulator 使用 cmos 放大器 re-
sulting 在 补偿 和 增益 errors 这个 逐渐变化 在
温度. 如果 这 cs5317 是 正在 考虑
为 低-频率 (< 10 hz) 度量 appli-
cations, 结晶 半导体 推荐 这
cs5501, 一个 低-费用, d.c. 精确, delta-sigma
模数转换器 featuring 极好的 60 hz 拒绝 和 一个
系统-水平的 校准 能力.
这 相似物 输入 范围 和 编码 format
这 输入 范围 的 这 cs5317 是 nominally
±
3v,
和
±
250 mv 可能 增益 错误. 因为 的
这个 增益 错误, 相似物 输入 水平 应当 是 保持
在下
±
2.75v. 这 转换器’s 串行 输出 ap-
pears msb-第一 在 2’s complement format.
消除走样 仔细考虑
在 应用 这 cs5317, aliasing occurs 在
两个都 这 最初的 抽样 的 这 相似物 输入 在 f
s
在
(~2.5 mhz) 和 在 这 数字的 decimation
处理 至 这 16-位 输出 样本 比率, f
s
输出
.
模式 标识
模式
管脚 重置
输出 文字
比率 提供
系统-水平的 2x
Oversampling
CLKIN
(khz)
CLKOUT
f
sin
(mhz)
DOUT
f
sout
(khz)
F
(khz)
t
dcD
*
(ns)
时钟
gen. 2
CLKG2
CLKG2
CLKG2
0V 高 非 7.2
9.6
10.0 (最大值)
1.8432
2.4576
2.56
7.2
9.6
10.0
14.4
19.2
20.0
542.5
406.9
390.6
时钟
gen. 1
CLKG1
CLKG1
CLKG1
+5V 高 YES 14.4
19.2
20.0 (最大值)
1.8432
2.4576
2.56
14.4
19.2
20.0
14.4
19.2
20.0
542.5
406.9
390.6
时钟
Override
CLKOR
CLKOR
CLKOR
-5v 同步 YES 3686.4
4915.2
5120.0 (最大值)
1.8432
2.4576
2.56
14.4
19.2
20.0
14.4
19.2
20.0
n/一个
n/一个
n/一个
CS5316 CS5316 FSYNC 低 YES 5120.0 (最大值) 2.56 20.0 20.0 n/一个
* t
dcD
- 延迟 从 clkin rising 至dout 下落 = 1 clkout 循环
表格 1. 模式 comparisons
CS5317
8 DS27F4
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