CS8415A
DS470PP3 13
5. aes3 接受者
这 cs8415a 包含 一个 aes3 数字的 音频的 re-
ceiver. 一个 comprehensive buffering scheme pro-
vides 读 进入 至 这 频道 状态 和 用户
数据. 这个 buffering scheme 是 描述 在 appen-
dix b.
这 aes3 接受者 accepts 和 decodes 音频的 和
数字的 数据 符合 至 这 aes3, iec60958
(s/pdif), 和 eiaj cp-1201 接口 standards.
这 接受者 组成 的 一个 差别的 输入 平台,
驱动 通过 管脚 rxp0 和 rxn0, 一个 pll 为基础
时钟 恢复 电路, 和 一个 解码器 这个 sepa-
比率 这 音频的 数据 从 这 频道 状态 和
用户 数据.
外部 组件 是 使用 至 terminate 和 iso-
late 这 新当选的 数据 cables 从 这 cs8415a.
这些 组件 是 详细地 在 附录 一个.
5.1 7:1 s/pdif 输入 多路调制器
这 cs8415a 雇用 一个 7:1 s/pdif 输入 multi-
plexer 至 accommodate 向上 至 七 途径 的 在-
放 数字的 音频的 数据. 数字的 音频的 数据 是 单独的-
结束 和 输入 通过 这 rxp0-6 管脚. 当
任何 portion 的 这 多路调制器 是 执行, un-
使用 rxp 管脚 应当 是 系 至 地面, 和 rxn0
必须 是 交流-结合 至 地面. 这 多路调制器 se-
lect 线条 控制 是 accessed 通过 位 mux2:0
在 这 控制 2 寄存器. 这 多路调制器 defaults
至 rxp0. 因此, 这 default 配置 是 为
一个 差别的 信号 至 是 输入 通过 rxp0 &放大;
rxn0. 请 看 附录 一个 为 推荐
输入 电路.
5.2 pll, jitter attenuation, 和
Varispeed
一个 在-碎片 阶段 锁 循环 (pll) 是 使用 至 re-
覆盖 这 时钟 从 这 新当选的 数据 stream.
那里 是 一些 产品 在哪里 低 jitter 在 这
recovered 时钟, 提交 在 这 rmck 管脚, 是
重要的. 为 这个 reason, 这 pll 有 被 de-
signed 至 有 好的 jitter attenuation characteris-
tics, 显示 在 计算数量 7 和 8. 在 增加, 这 pll
有 被 设计 至 仅有的 使用 这 preambles 的 这
aes3 stream 至 提供 锁 更新 信息 至
这 pll. 这个 结果 在 这 pll 正在 不受影响 至
数据 依赖 jitter affects 因为 这 aes3 前-
ambles 做 不 相异 和 这 数据.
这 pll 有 这 能力 至 锁 面向 一个 宽 范围
的 输入 样本 比率 和 非 外部 组件
改变. 如果 这 样本 比率 的 这 输入 subsequent-
ly 改变, 为 例子 在 一个 varispeed 应用,
这 pll 将 仅有的 追踪 向上 至 ±12.5% 从 这
名义上的 中心 样本 比率. 这 名义上的 中心
样本 比率 是 这 样本 比率 那 这 pll 第一
locks 面向 在之上 应用 的 一个 aes3 数据
stream 或者 之后 enabling 这 cs8415a clocks 用
设置 这 run 控制 位. 如果 这 12.5% 样本
比率 限制 是 超过, 这 pll 将 返回 至 它的
宽 锁 范围 模式 和 re-acquire 一个 新 nomi-
nal 中心 样本 比率.
5.2.1 omck 系统 时钟 模式
一个 特定的 时钟 切换 模式 是 有 那 al-
lows 这 时钟 那 是 输入 通过 这 omck 管脚
至 是 输出 通过 这 rmck 管脚. 这个 特性 是
控制 用 这 swclk 位 在 寄存器 1 的 这
控制 寄存器. 当 这 pll loses 锁, 这 fre-
quency 的 这 vco drops 至 300 khz. 这 时钟
切换 模式 准许 这 时钟 输入 通过
omck 至 是 使用 作 一个 时钟 在 这 系统 没有
任何 disruption 当 这 pll loses 锁, 为 exam-
ple, 当 这 输入 是 移除 从 这 接受者.
当 swclk 是 使能 和 这个 模式 是 imple-
mented, rmck 是 一个 输出 和 是 不 bi-方向-
al. 这个 时钟 切换 是 完毕 glitch 自由. 请
便条 那 内部的 电路系统 有关联的 和 rmck
是 不 驱动 用 omck. 这个 意思 那 osclk
和 olrck continue 至 是 获得 从 这 pll
和 是 不 usable 在 这个 模式.
5.2.2 pll 外部 组件
这 pll 行为 是 影响 用 这 外部 过滤
组件 值. 图示 5 显示 这 recom-
mended 配置 的 这 二 电容 和
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