PreliminaryW91031
发行 释放 日期: 8月 2000
-15-修订 a1
直流 电的 特性, 持续
参数 情况 sym. 最小值 典型值.* 最大值 UNITS 测试/
注释
施密特 输入 高 门槛
施密特 输入 低 门槛
rngdi, rngrc
睡眠
VT+
VT-
0.48 v
DD
0.28 vDD
0.68
V
DD
0.48
V
DD
V
V
施密特 hysteresis VHYS 0.2 V
cmos 输入 高 电压
cmos 输入 低 电压
dclk, 模式,
FSKE
V
IH
V
IL
0.7 v
DD
V
SS
V
DD
0.3 v
DD
V
输出 高 源 电流 rgnon, dclk,
数据, fdrn,
fcdn, algo,
algrc, algr
IOH 0.5 毫安 便条 1
输出 低 下沉 电流 rgnon, dclk,
数据, fdrn,
fcdn, algo,
algrc, algr,
INTN
I
OL
0.5 毫安 便条 2
RNGRC IOL 2.5 毫安 便条 2
输入 current 1 inp, inn,
RNGDI
I
在1
1
µ
一个
便条 3, 5
输入 电流 2 睡眠, dclk,
模式, fske
II
N2
10
µ
一个
便条 3, 5
输出 高-z 电流 1 RNGRC I
OZ1
1
µ
一个
便条
输出 高-z 电流 2 ALGRC I
OZ2
5
µ
一个
4, 5
输出 高-z 电流 3 INTN IOZ3 10
µ
一个
Reference 输出 电压 VREF VRef 0.5 v
DD
-4%
0.5 v
DD
+4%
V 便条 6
涉及 输出 阻抗 VREF RRef 2
K
Ω
比较器 门槛 电压 ALGRC VCPth 0.5 v
DD
-4%
0.5 v
DD
+4%
V
tests:
1: 所有 输入 管脚 是 vDD或者 vSS除了 为 振荡器 管脚, 非 一个alog 输入, 输出 unloaded 和 睡眠 = vDD.
2: 所有 输入 管脚 是 v
DD
或者 v
SS
除了 为 振荡器 管脚, 非 相似物 输入, 输出 unloaded, 睡眠 = v
SS
和 fske = v
DD
或者
fske = vSS.
注释:
" * " 典型 图示 是 在 vDD= 5v 和 温度 = 25
°
c are 设计 aids 仅有的, 不 有保证的 和 不 主题 至 生产
测试.
1. vOH= 0.9 vDD.
2. vOL= 0.1 vDD.
3. v在= vDD至 vSS.
4. v
输出
= v
DD
至 v
SS
.
5. 巨大 度量, ignore signs.
6. 输出-非 加载.
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