CS8552
century 半导体 公司
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管脚 描述
名字 i/o 管脚 描述
CLKI I 29 pixel 时钟, 27mhz, 两次 这 y 样本 比率
VSYNC i/o 32 vertical 同步, 输出 在 主控 模式 或者 输入 在 从动装置 模式, 是 同步
用 clk.
HSYNC i/o 1 horizontal 同步, 输出 在 主控 模式 或者 输入 在 从动装置 模式, 是
同步 用 clk too.
p[7:0] I 28-21 ycbcr pixel 输入 (ttl 兼容). 也, 同步 用 clk 和 遵守
至 这 新当选的 hsync 定时, 这 高等级的 index corresponds 至 一个 更好
significance.
md[3:0] I 17-20 配置 输入
主控 I 16 在 0: 从动装置 模式, h 和 v 同步 是 输入. 1: 主控 mode, h 和 v 同步 是
输出.
CBSWAP I 15 0: 正常的 cr, cb sequence. 1: swaps cr, cb sequence
SVIDEO I 14 0: composite 输出 一样 信号 在 两个都 y, c 途径, 1: s-video output, y,
c 途径.
睡眠 I 13 1: 电源 向下, 重置 0: 正常的 运作
FSADJUST I 5 全部 规模 调整 控制 管脚. 一个 电阻 是 连接 至 地. 使用 至 控制
这 全部-规模 输出 电流 在 相似物 输出.
竞赛 I 6 补偿 管脚. 一个 0.1
µ
µµ
µ
f 电容 是 使用 至 绕过 这个 管脚 至 vcc.
VREFO I 8 电压 涉及 输出, 典型地 1.2v, 将 是 使用 至 连接 至 vrefi
输入.
vrefi/vrdac I 9 电压 涉及 输入, 典型地 1.235v. 一个 0.11
µ
µµ
µ
f 电容 必须 是 使用 至
分离 这个 输入 至 地. dac 电流 转变 涉及 输入, 连接 至
vrefo 输出.
VBIAS O 10 dac 偏差 电压, 0.7 v 较少 比 竞赛 信号
cvbs/c O 11 composite 输出 或者 chrominance
cvbs/y O 4 composite 输出 或者 luminance (和 blanking 和 同步)
VAA 7 相似物 电源
VDD 31 数字的 电源
地 30 数字的 地面
AGND 3, 12 相似物 地面
NC 2 非 连接
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