初步的
cy28346-2
文档 #: 38-07509 rev. *b 页 11 的 20
iout 是 可选择的 取决于 在 implementation. 这 param-
eters 在之上 应用 至 所有 配置. vout 是 这 电压 在
这 管脚 的 这 设备.
这 各种各样的 输出 电流 configurations 是 显示 在 这
host 摆动 选择 功能 table. 为 所有 配置, 这
背离 从 这 预期的 输出 电流 是 ±7% 作 显示 在
这 电流 精度 表格.
pci_stp#
PCIF
PCI
建制
t
图示 7. pci_stp# deassertion 波形
图示 8. vtt_pwrgd# 定时 图解
VID
SEL
vtt_pwrgd#
PWRGD
vdd 时钟 gen
时钟 状态
时钟 输出
时钟 vco
0.2-0.3ms
延迟
状态 0
状态 2 状态 3
wait 为
vtt_pwrgd#
样本 sels
止
止
在
在
状态 1
设备 是 不 影响,
vtt_pwrgd# 是 ignored.
vtt_pwrgd# = 低
延迟
>0.25ms
S1
电源 止
S0
vdda = 2.0v
样本
输入 straps
S2
正常的
运作
wait 为 <1.8ms
使能 输出
S3
vtt_pwrgd# = toggle
vdd3.3= 止
图示 9. 时钟 发生器 电源-向上/run 状态 程序
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