AD2S90
rev. d
–8–
选择 这 ad2s90 和 框架 这 数据. 这 s1 寄存器 是 fixed
在 16 位, 因此, 至 获得 这 12-重大的 位 这 proces-
sor needs 至 execute 四 正确的 shifts. once 这 nec7720 有
读 16 位, 一个 内部的 中断 是 发生 至 读 这 inter-
nal 内容 的 这 s1 寄存器.
SCLK
SIEN
S1
SCLK
CS
数据
PD7720
AD2S90
便条:
额外的 管脚 omitted 为 clarity
图示 13.
µ
pd7720/ad2s90 串行 接口
边缘 triggered 4
解码 逻辑
在 大多数 数据 acquisition 或者 控制 系统 这 一个, b incremental
输出 必须 是 解码 在 绝对 信息, 正常情况下 一个
并行的 文字, 在之前 它们 能 是 使用 effectively.
至 decode 这 一个, b 输出 在 这 ad2s90 这 用户 必须
执行 一个 4
×
解码 architecture. 这 principle states 那
一个 一个, b 循环 代表 4 lsb weighted increments 的 这
转换器 (看 等式 4).
向上 =
(
↑
一个
)
• b +
(
↓
B
)
• 一个 +
(
↓
一个
)
•
B
+
(
↑
Β
)
•
一个
向下 =
(
↑
一个
)
•
B
+
(
↑
b) • 一个 + (
↓
一个
)
• b +
(
↓
B
)
•
一个
(4)
clockwise 旋转 计数器 clockwise 旋转
向上
向下
ch 一个
ch b
图示 14. principles 的 4
×
解码
这 algorithms 在 等式 4 能 是 执行 使用 这
architecture 显示 在 图示 15. traditionally 这 方向 的
这 shaft 是 解码 用 determining whether 一个 leads b. 这
ad2s90 removes 这 需要 至 derive 方向 用 供应 一个
方向 输出 状态 这个 能 是 喂养 笔直地 在 这 向上-
向下 计数器.
为 更远 信息 在 这个 topic 请 谈及 至 这 applica-
tion 便条 “circuit 产品 的 这 ad2s90 resolver-至-
数字的 转换器.”
tms32020 接合
图示 11 显示 这 串行 接口 在 这 ad2s90 和
这 tms32020. 这 接口 是 配置 在 alternate 内部的
framing, 外部 时钟 (externally inverted) 模式. 十六 位
的 数据 是 clocked 从 这 ad2s90 在 这 数据 receive regis-
ter (drr) 的 这 tms32020. 这 drr 是 fixed 在 16 位. 至
获得 这 12-重大的 位, 这 处理器 needs 至 execute
三 正确的 shifts. (第一 位 读 是 void, 这 last 三 将 是
zeros). 当 16 位 有 被 received 用 这 tms32020, 它
发生 一个 内部的 中断 至 读 这 数据 从 这 drr.
SCLK
FSR
DRR
SCLK
CS
数据
TMS32020
AD2S90
便条:
额外的 管脚 omitted 为 clarity
图示 11. tms32020/ad2s90 串行 接口
dsp56000 接口
图示 12 显示 一个 串行 接口 在 这 ad2s90 和 这
dsp56000. 这 dsp 在 配置 为 正常的 模式 synchro-
nous 运作 和 gated 时钟 和 sclk 和 sc1 作 输出-
puts. sc1 是 应用 至
CS
.
SCLK
SC1
SRD
SCLK
CS
数据
DSP56000
AD2S90
便条:
额外的 管脚 omitted 为 clarity
图示 12. dsp56000/ad2s90 串行 接口
这 dsp56000 假设 有效的 数据 在 这 第一 下落 边缘 的
sclk. sclk 是 inverted 至 确保 那 这 有效的 数据 是 clocked
在 之后 一个 leading 位. 这 receive 数据 变换 寄存器 (srd) 是
设置 为 一个 13-位 文字.
当 这个 寄存器 有 received 13 位 的 数据, 它 发生 一个
内部的 中断 在 这 dsp56000 至 读 这 12 位 的 sig-
nificant 数据 从 这 寄存器.
nec7720 接口
图示 13 显示 这 串行 接口 在 这 nec7720 和
这 ad2s90. 这 nec7720 expects 数据 在 这 rising 边缘 的
它的 sclk 输出, 和 因此 不像 这 previous 接口 非
反相器 是 必需的 至 时钟 数据 在 这 s1 寄存器. 那里 是
非 需要 至 ignore 这 第一 数据 位 读.
SIEN
是 使用 至 碎片
边缘 发生器
一个
一个
B
B
CHA
CHB
方向
时钟
u/d
重置
向上/向下
计数器
并行的
数字的
输出
图示 15. 4
×
解码 incremental 至 并行的 转换
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