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64mb: x32 sdram micron 技术, inc., reserves 这 正确的 至 改变 产品 或者 规格 没有 注意.
64msdramx32_5.p65 – rev. b; pub. 6/02 ©2002, micron 技术, 公司
64mb: x32
SDRAM
三; 数据 元素
n
+ 3 是 也 这 last 的 一个 burst 的
四 或者 这 last desired 的 一个 变长 burst. 这个 64mb
sdram 使用 一个 pipelined architecture 和 因此
做 不 需要 这 2
n
rule 有关联的 和 一个 prefetch
architecture. 一个 读 command 能 是 initiated 在 任何
图示 7
consecutive 读 bursts
时钟 循环 下列的 一个 previous 读 command. 全部-
速 随机的 读 accesses 能 是 执行 至 这
一样 bank, 作 显示 在 图示 8, 或者 各自 subsequent
读 将 是 执行 至 一个 不同的 bank.
CLK
DQ
D
输出
n
T2T1 T4T3 T5T0
COMMAND
地址
读 NOP NOP NOP
bank,
COL
n
NOP
bank,
COL
b
D
输出
n
+ 1
D
输出
n
+ 2
D
输出
n
+ 3
D
输出
b
读
X
= 0 循环
便条:
各自 读 command 将 是 至 也 bank. dqm 是 低.
cas latency = 1
CLK
DQ
D
输出
n
T2T1 T4T3 T6T5T0
COMMAND
地址
读 NOP NOP NOP NOP
bank,
COL
n
NOP
bank,
COL
b
D
输出
n
+ 1
D
输出
n
+ 2
D
输出
n
+ 3
D
输出
b
读
X
= 1 循环
cas latency = 2
CLK
DQ
D
输出
n
T2T1 T4T3 T6T5T0
COMMAND
地址
读 NOP NOP NOP NOP
bank,
col n
NOP
bank,
COL
b
D
输出
n
+ 1
D
输出
n
+ 2
D
输出
n
+ 3
D
输出
b
读
NOP
T7
X
= 2 循环
cas latency = 3
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