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文字 长度 选择 2 (wls2):
文字 长度 选择 1 (wls1):
这些 二 输入 选择 这 character 长度 (独有的 的
parity) 作 跟随:
甚至 parity 使能 (epe):
一个 高-水平的 电压 在 这个 输入 选择 甚至 parity 至 是
发生 用 这 传输者 和 审查 用 这 接受者. 一个
低-水平的 输入 选择 odd parity.
传输者 时钟 (tclock):
时钟 输入 和 一个 频率 16 时间 这 desired 传输者
变换 比率.
描述 的 标准 模式 0 运作
(模式 输入 = v
SS
)
initialization 和 控制
这 主控 重置 (mr) 输入 是 搏动, resetting 这
控制, 状态, 和 接受者 支持 寄存器 和 设置
这 serlal 数据 输出 (sdo) 信号 高. 定时 是
发生 从 这 时钟 输入, 传输者 时钟
(tclock) 和 接受者 时钟 (rclock), 在 一个 频率
equal 至 16 时间 这 串行 数据 位 比率. 当 这 接受者
数据 输入 比率 和 这 传输者 数据 输出 比率 是 这
一样, 这 tclock 和 rclock 输入 将 是 连接
一起. 这 控制 寄存器 加载 (crl) 输入 是
搏动 至 store 这 控制 输入 parity inhibit (pi),
甚至 parity 使能 (epe), 停止 位 选择 (sbs),
和 文字 长度 选择 (wls1 和 wls2). 这些
输入 将 是 hardwired 至 这 恰当的 电压 水平 (v
SS
或者
V
DD
) instead 的 正在 dynamically 设置 和 crl 将 是
hardwired 至 v
DD
. 这 cdp1854a 是 然后 准备好 为
传输者 和/或者 接受者 运作.
传输者 运作
为 这 传输者 定时 图解 谈及 至 图示 10. 在 这
beginning 的 一个 典型 transmitting sequence 这 传输者
支持 寄存器 是 empty (thre 是 高). 一个 character 是
transferred 从 这 传输者 总线 至 这 传输者 支撑-
ing 寄存器 用 应用 一个 低 脉冲波 至 这
传输者
支持 寄存器 加载 (thrl) 输入 造成 thre 至
go 低. 如果 这 传输者 变换 寄存器 是 empty (tsre 是
高) 和 这 时钟 是 低, 在 这 next 高-至-低 转变
的 这 时钟 这 character 是 承载 在 这 传输者 变换
寄存器 preceded 用 一个 开始 位. 串行 数据 传递
begins 1/2 时钟 时期 后来的 和 一个 开始 位 和 5-8 数据 位
followed 用 这 parity 位 (如果 编写程序) 和 停止 位(s). 这
thre 输出 信号 变得 高 1/2 时钟 时期 后来的 在 这
高-至-低 转变 的 这 时钟. 当 thre 变得 高,
另一 character 能 是 承载 在 这 传输者 支持
寄存器 为 传递 beginning 和 一个 开始 位 immedi-
ately 下列的 这 last 停止 位 的 这 previous character. 这个
处理 是 重复的 直到 所有 characters 有 被 transmit-
ted. 当 传递 是 完全, thre 和 传输者
变换 寄存器 empty (tsre) 将 两个都 是 高. 这 format 的
串行 数据 是 显示 在 图示 12. 持续时间 的 各自 串行 输出-
放 数据 位 是 决定 用 这 传输者 时钟 频率
(
f
时钟) 和 将 是 16/f 时钟.
接受者 运作
这 receive 运作 begins 当 一个 开始 位 是 发现 在
这 串行 数据 在 (sdl) 输入. 之后 这 发现 的 一个
高-至-低 转变 在 这 sd 线条, 一个 分隔-用-16 计数器
是 使能 和 一个 有效的 开始 位 是 verified 用 checking 为 一个
低-水平的 输入 7-1/2 接受者 时钟 时期 后来的. 当 一个
有效的 开始 位 有 被 verified, 这 下列的 数据 位, parity
位 (如果 编写程序), 和 停止 位(s) 是 shifted 在 这
接受者 变换 寄存器 在 时钟 脉冲波 7-1/2 在 各自 位 时间.
如果 编写程序, 这 parity 位 是 审查, 和 receipt 的 一个
有效的 停止 位 是 verified. 在 计数 7-1/2 的 这 first 停止 位,
这 received 数据 是 承载 在 这 接受者 支持 regis-
ter. 如果 这 文字 长度 是 较少 比 8 位, zeros (低 输出
电压 水平的) 是 承载 在 这 unused 大多数 significant
位. 如果 数据 有 (da) 有 不 被 重置 用 这 时间
这 接受者 支持 寄存器 是 承载, 这 overrun
错误 (oe) 信号 是 raised. 一个-half 时钟 时期 后来的,
这 parity 错误 (pe) 和 framlng 错误 (fe) sig-
nals 变为 有效的 为 这 character 在 这 接受者 支持
寄存器. 这 da 信号 是 也 raised 在 这个 时间. 这 三-
状态 输出 驱动器 为 da, oe, pe 和 fe 是 使能
当 状态 标记 disconnect (sfd) 是 低. 当
接受者 寄存器 disconnect (rrd) 变得 低, 这
接受者 总线 三-状态 输出 驱动器 是 使能 和 数据
是 有 在 这 接受者 总线 (r 总线 0 - r 总线 7) 输出-
puts. 应用 一个 负的 脉冲波 至 这
DAT一个 一个VAILABLE
重置 (Dar) resets da. 这 preceding sequence 的 opera-
tion 是 重复的 为 各自 串行 character received. 一个 接受者
定时 图解 是 显示 在 图示 11.
WLS2 WLS1 文字 长度
低 低 5 位
低 高 6 位
高 低 7 位
高 高 8 位
图示 8. 模式 0 连接 图解
TPA
SCI
TPB
N0
EF3
DMAI
总线
CLEAR
(8)
CPU
DAR
RRD
THRL
t 总线
t 时钟 r 时钟
EPE
SDO
SDI
模式
V
SS
TSRE
DA
r 总线
MR
WLS2
WLS1
SBS
PI
UART
CDP1854A
CDP1800
cdp1854a, cdp1854ac
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