设备 运作
(持续)
这 CLC030 有 发现 这 video format 正在 received.
这个 format 发现 函数 involves determination 的 这
主要的 raster 参数 此类 作 线条 长度, 号码 的 video
线条 在 一个 框架, 和 所以 forth. 这个 是 完毕 所以 那 信息
像 线条 numbering 能 是 correctly inserted. 这 PLL 它自己
将 有 锁 在 200 microseconds (hd 比率) 或者 较少.
不管怎样, 决议 的 所有 raster 参数 将 引领 这
majority 的 一个 框架.
串行 数据 输出 驱动器
这
串行 数据 输出
提供 低-skew complimentary 或者
差别的 信号. 这 输出 缓存区 是 一个 电流-模式 de-
sign 和 是 将 至 驱动 交流-结合 和 terminated,
75
Ω
coaxial cables. 这 驱动器 automatically adjusts 上升 和
下降 时间 取决于 在之上 这 数据 比率 正在 processed.
输出 水平 是 800 mV
p-p
±
10% 在 75
Ω
交流-结合
负载. 这 75
Ω
电阻器 连接 至 这 SDO 输出
函数 两个都 作 流-加载 和 后面的-相一致 电阻器.
序列 后面的-相一致 电阻器 是 不 使用 和 这个 输出
类型.
这 串行 输出 水平的 是 控制 用 这 值 的 R
REF
LVL
和 R
REF
前 连接 至 管脚 53 和 管脚 52, 各自.
这 R
REF
LVL 电阻 sets 这 顶峰-至-顶峰 水平的 的 这
输出 信号 至 这 必需的 SMPTE 名义上的 水平的. 这
R
REF
前 电阻 sets 这 值 的 一个 前-emphasis 电流
这个 是 起作用的 在 这 上升 和 下降 时间 的 这 hd-比率
输出 信号. 这 值 的 R
REF
LVL 是 正常情况下 4.75 K
Ω
,
±
1%. 这 值 的 R
REF
前 是 正常情况下 4.75 K
Ω
,
±
1%. 这
电压 呈现 在 这些 管脚 是 大概 +1.3vdc. 这
上升 和 下降 时间 的 这个 输出 缓存区 设计 automatically
调整 和 是 不同的 为 这 HD 和 SD 数据 比率 condi-
tions. 这 输出 缓存区 是 安静的 当 这 设备 是 在 一个
输出-的-锁 情况. 这 输出 将 变为 起作用的 之后 这
PLL 是 锁 和 一个 有效的 format 有 被 发现. sepa-
比率 电源 feeds 是 提供 为 这 串行 输出 驱动器:
V
SSSD
, 管脚 54, 55, 和 59; V
DDSD
, 管脚 51; 和 V
DDLS
, 管脚
57.
提醒:
这个 输出 缓存区 是 不 设计 或者 指定 为
驱动 50
Ω
或者 其它 阻抗 负载.
电源 供应, 电源-在-重置 和 重置
输入
这 CLC030 需要 二 电源 供应, 2.5v 为 这 核心
逻辑 功能 和 3.3v 为 这 i/o 功能. 这 供应
必须 是 应用 至 这 设备 在 恰当的 sequence. 这 3.3v
供应 必须 是 应用 较早的 至 或者 coincident 和 这 2.5v
供应. 应用 的 这 2.5v 供应 必须 不 precede 这
3.3v 供应. 它 是 推荐 那 这 3.3v 供应 是
配置 或者 设计 所以 作 至 控制 应用 的 这
2.5v 供应 在 顺序 至 satisfy 这个 sequencing 必要条件.
这 CLC030 有 一个 自动,
电源-在-重置
电路. re-
设置 initializes 这 设备 和 clears TRS 发现 电路系统,
所有 latches, 寄存器, counters 和 polynomial 发生器,
sets 这 edh/crc characters 至 00h 和 使不能运转 这 串行
输出.
表格 1
lists 这 最初的 情况 的 这 配置
和 控制 寄存器. 一个 起作用的-高-真实, 手工的
重置
输入
是 有 在 管脚 64. 这 重置 输入 有 一个 内部的
拉-向下 设备 和 将 是 考虑 inactive 当
unconnected.
重要的:
当 电源 是 第一 应用 至 这 设备 或者
下列的 一个 重置, 这
Ancilliary 和 控制 数据 端口
必须 是 initialized 至 receive 数据. 这个 是 完毕 用 toggling
ACLK
三 时间.
测试 模式 发生器 (tpg) 和 建造-在
自-测试 (bist)
这 CLC030 包含 一个 建造-在
测试 模式 发生器
(tpg)
. 四 测试 模式 类型 是 有 为 所有 数据 比率,
所有 HD 和 SD formats, NTSC 和 PAL standards, 和 4x3
和 16x9 raster sizes. 这 测试 patterns 是: flat-地方 黑色,
PLL pathological, equalizer (eq) pathological 和 一个 75%,
8-colour vertical 柱状 模式. 这 pathologicals follow 这
recommendations 的 SMPTE RP 178-1996 关于 这
测试 数据 使用. 这 colour 柱状 模式 有 optional 带宽-
宽度 限制的 编码 在 这 chroma 和 luma 数据 transitions
在 bars. 这
VPG 过滤 使能
位 在 这
VIDEO
信息 0
控制 寄存器 使能 这 colour 柱状 过滤 函数.
这 default 情况 的
VPG 过滤 使能
是 止.
这 TPG 也 功能 作 一个
建造-在 自-测试 (bist)
这个
能 核实 设备 符合实际. 这 BIST 函数 执行 一个
comprehensive go/非-go 测试 的 这 设备. 这 测试 将 是
run 使用 任何 的 这 HD colour 柱状 测试 patterns 或者 一个 的 二
SD 测试 patterns, 也 一个 270 mb/s NTSC 全部-地方 colour 柱状
或者 一个 PAL PLL pathological, 作 这 测试 数据 模式. 数据 是
有提供的 内部 在 这 输入 数据 寄存器, processed
通过 这 设备 和 测试 为 errors 使用 也 这 EDH
系统 为 SD 或者 这 CRC 系统 为 hd. 一个 go/非-go indi-
cation 是 logged 在 这
通过/失败
位 的 这
测试 0
控制
寄存器 设置. 这个 位 将 是 assigned 作 一个 输出 在 这
multifunction i/o 端口.
TPG
和
BIST
运作 是 initiated 用 加载 这 代号 为
这 desired 测试 模式 在 这
测试 模式 选择 [5:0]
位 的 这
测试 0
寄存器.
表格 5
给 这 有 测试
patterns 和 代号. (recall 也 这 必要条件 至 initialize
这 ancilliary 数据 端口 控制 逻辑 用 clocking
ACLK
在
least 三 (3) 完全 循环 在之前 attempting 至 加载 这
第一 寄存器 地址). 在 这 default 电源-在 状态,
TPG
使能
呈现 作 位 7 在 这 multi-函数 i/o 端口. 这
TPG 是 run 用 应用 这 适合的 频率 在 这
VCLK
输入 为 这 format 和 比率 选择 和 然后 设置
这
TPG 使能
输入 在 这 multi-函数 i/o 端口, 或者 用
设置 这
TPG 使能
位 在 这
测试 0
寄存器.
重要的:
如果 这
TPG 使能
输入 的 这 i/o 端口 是 在 它的
default mapping 和 是 不 正在 使用 至 使能 这 TPG
模式, attempting 至 使能 TPG 运作 用 设置 位 6 的
这
测试 0
寄存器 将 不 导致 这 TPG 至 运作. 这个
是 因为 这 低 逻辑 水平的 在 这 i/o 端口 输入 pulldown
overrides 这 高 水平的 正在 写 至 这 寄存器. 这
结果 是 这 TPG 做 不 run.
这
通过/失败
位 在 这
测试 0
控制 寄存器 indicates 这
测试 状态. 如果 非 errors 有 被 发现, 这个 位 将 是
设置 至 逻辑-1 大概 2 地方 间隔 之后
TPG en-
能
是 设置. 如果 errors 有 被 发现 在 这 内部的
电路系统 的 这 clc030,
通过/失败
将 仍然是 重置 至 一个
逻辑-0. 这 TPG 或者 BIST 是 halted 用 resetting
TPG 使能
.
这 串行 输出 数据 是 呈现 在 这 SDO 输出 在
TPG 或者 BIST 运作.
提醒 !
当 attempting 至 使用 这 TPG 或者 BIST imme-
diately 之后 应用 电源 或者 resetting 这 设备, 这 TPG
defaults 至 这 270Mbps SD 比率 和 expects 一个 VCLK 时钟
频率 的 27MHz 作 输入. 这个 是 因为 这 代号 为
这 测试 模式 在 这
测试 0
寄存器 是 设置 至 00h (525 线条,
30 框架, 27mhz, NTSC 4x3 涉及 黑色). Attempting 至
应用 一个 VCLK 频率 高等级的 比 这 设备 expects,
符合 至 这 设置 在 这
测试 0
寄存器, 将 结果 在
这 PLL locking 向上 当 attempting 至 回转 至 它的 最大
可能 频率. 这个 situation 是 不 recoverable 用 这
使用 的 这 设备
重置
输入. 至 recover 从 这个 condi-
tion, 电源 必须 是 移除 和 re-应用 至 这 设备.
恰当的 conditioning 的 这 VCLK 输入, 这个 做 不 有
CLC030
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