AD7723
–4– rev. 0
(av
DD
= dv
DD
= +5 v
5%; agnd = agnd1 = dgnd = 0 v; f
CLKIN
= 19.2 mhz; c
L
= 50 pf; sfmt =
逻辑 低 或者 高, cfmt = 逻辑 低 或者 高; t
一个
= t
最小值
至 t
最大值
除非 否则 指出)
定时 规格
参数 标识 最小值 典型值 最大值 单位
clkin 频率 F
CLK
1 19.2 MHz
clkin 时期 (t
CLK
= 1/f
CLK
)t
1
0.052 1
µ
s
clkin 低 pulsewidth t
2
0.45
×
t
1
0.55
×
t
1
clkin 高 pulsewidth t
3
0.45
×
t
1
0.55
×
t
1
clkin 上升 时间 t
4
5ns
clkin 下降 时间 t
5
5ns
fsi 建制 时间 t
6
05ns
fsi 支撑 时间 t
7
05ns
fsi 高 时间
1
t
8
1t
CLK
clkin 至 sco 延迟 t
9
25 40 ns
sco 时期
2
, scr = 1 t
10
2t
CLK
sco 时期
2
, scr = 0 t
10
1t
CLK
sco 转变 至 fso 高 延迟 t
11
05 ns
sco 转变 至 fso 低 延迟 t
12
05 ns
sco 转变 至 sdo 有效的 延迟 t
13
512 ns
sco 转变 从 fsi
3
t
14
60 t
CLK
+ t
2
sdo 使能 延迟 时间 t
15
520 ns
sdo 使不能运转 延迟 时间 t
16
520 ns
DRDY
高 时间
2
t
17
2t
CLK
转换 时间
2
(谈及 至 tables i 和 ii) t
18
16/32 t
CLK
clkin 至
DRDY
转变 t
19
35 50 ns
clkin 至 数据 有效的 t
20
20 35 ns
CS
/
RD
建制 时间 至 clkin t
21
0ns
CS
/
RD
支撑 时间 至 clkin t
22
20 ns
数据 进入 时间 t
23
20 35 ns
总线 relinquish 时间 t
24
20 35 ns
同步 输入 pulsewidth t
25
1t
CLK
同步 低 时间 在之前 clkin rising t
26
0ns
DRDY
高 延迟 之后 rising 同步 t
27
25 35 ns
DRDY
低 延迟 之后 同步 低 t
28
2049 t
CLK
注释
1
fso 脉冲 是 gated 用 这 释放 的 fsi (going 低).
2
有保证的 用 设计.
3
框架 同步 是 initiated 在 这 下落 边缘 的 clkin.
规格 主题 至 改变 没有 注意.
I
OL
1.6ma
+1.6v
C
L
50pF
至
输出
管脚
I
OH
200
一个
图示 1. 加载 电路 为 定时 规格
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