ad7730/ad7730l
–8–
rev. 一个
管脚
非. Mnemonic 函数
3 mclk 输出 当这 主控 时钟 为 这 设备 是 一个 结晶/共振器, 这 结晶/共振器 是 连接 在 mclk 在
和 mclk 输出. 如果 一个 外部 时钟 是 应用 至 这 mclk 在, mclk 输出 提供 一个 inverted 时钟 sig-
nal. 这个 时钟 能 是 使用 至 提供 一个 时钟 源 为 外部 电路 和 mclk 输出 是 有能力 的 驱动
一个 cmos 加载. 如果 这 用户 做 不 需要 它, mclk 输出 能 是 转变 止 和 这 clkdis 位 的 这 模式
寄存器. 这个 确保 那 这 部分 是 不 burning unnecessary 电源 驱动 电容 在 这 mclk 输出 管脚.
4 POL 时钟 极性. 逻辑 输入. 这个 确定 这 极性 的 这 串行 时钟. 如果 这 起作用的 边缘 为 这 proces-
sor 是 一个 高-至-低 sclk 转变, 这个 输入 应当 是 低. 在 这个 模式, 这 ad7730 puts 输出 数据 在 这
数据 输出 线条 在 一个 读 运作 在 一个 低-至-高 转变 的 sclk 和 clocks 在 数据 从 这 数据
在 线条 在 一个 写 运作 在 一个 高-至-低 转变 的 sclk. 在 产品 和 一个 noncontinuous 串行
时钟 (此类 作 大多数 微控制器 产品), 这个 意思 那 这 串行 时钟 应当 空闲 低 在
数据 transfers. 如果 这 起作用的 边缘 为 这 处理器 是 一个 低-至-高 sclk 转变, 这个 输入 应当 是 高.
在 这个 模式, 这 ad7730 puts 输出 数据 在 这 数据 输出 线条 在 一个 读 运作 在 一个 高-至-低 transi-
tion 的 sclk 和 clocks 在 数据 从 这 数据 在 线条 在 一个 写 运作 在 一个 低-至-高 转变 的
sclk. 在 产品 和 一个 noncontinuous 串行 时钟 (此类 作 大多数 微控制器 产品), 这个
意思 那 这 串行 时钟 应当 空闲 高 在 数据 transfers.
5
同步
逻辑 输入 那 准许 为 同步 的 这 数字的 过滤 和 相似物 modulators 当 使用 一个 号码
的 ad7730s. 当
同步
是 低, 这 nodes 的 这 数字的 过滤, 这 过滤 控制 逻辑 和 这 校准
控制 逻辑 是 重置 和 这 相似物 modulator 是 也 使保持 在 它的 重置 状态.
同步
做 不 影响 这 数字的
接口 但是 做 重置
RDY
至 一个 高 状态 如果 它 是 低. 当
同步
是 asserted, 这 模式 位 将 是 设置 向上
为 一个 subsequent 运作 这个 将 commence 当 这
同步
管脚 是 deasserted.
6
重置
逻辑 输入. 起作用的 低 输入 那 resets 这 控制 逻辑, 接口 逻辑, 数字的 过滤, 相似物 modulator 和
所有 在-碎片 寄存器 的 这 部分 至 电源-在 状态. effectively, everything 在 这 部分 除了 为 这 时钟
振荡器 是 重置 当 这
重置
管脚 是 exercised.
7V
偏差
相似物 输出. 这个 相似物 输出 是 一个 内部-发生 电压 使用 作 一个 内部的 运行 偏差 要点.
这个 输出 是 不 为 使用 外部 至 这 ad7730 和 它 是 推荐 那 这 用户 做 不 连接 任何-
thing 至 这个 管脚.
8 AGND 地面 涉及 要点 为 相似物 电路系统.
9AV
DD
相似物 积极的 供应 电压. 这 av
DD
至 agnd 差别的 是 5 v 名义上的.
10 ain1(+) 相似物 输入 频道 1. 积极的 输入 的 这 差别的, 可编程序的-增益 primary 相似物 输入 一双. 这
差别的 相似物 输入 范围 是 0 mv 至 +10 mv, 0 mv 至+20 mv, 0 mv 至 +40 mv和 0 mv 至 +80 mv
在 单极的 模式, 和
±
10 mv,
±
20 mv,
±
40 mv 和
±
80 mv 在 双极 模式.
11 ain1(–) 相似物 输入 频道 1. 负的 输入 的 这 差别的, 可编程序的 增益 primary 相似物 输入 一双.
12 ain2(+)/d1 相似物 输入 频道 2 或者 数字的 输出 1. 这个 管脚 能 是 使用 也 作 部分 的 一个 第二 相似物 输入
频道 或者 作 一个 数字的 输出 位 作 决定 用 这 den 位 的 这 模式 寄存器. 当 选择 作 一个
相似物 输入, 它 是 这 积极的 输入 的 这 差别的, 可编程序的-增益 secondary 相似物 输入 一双. 这
相似物 输入 范围 是 0 mv 至 +10 mv, 0 mv 至 +20 mv, 0 mv 至 +40 mv 和 0 mv 至 +80 mv 在 unipo-
lar 模式 和
±
10 mv,
±
20 mv,
±
40 mv 和
±
80 mv 在 双极 模式. 当 选择 作 一个 数字的 输出,
这个 输出 能 编写程序 在 这 串行 接口 使用 位 d1 的 这 模式 寄存器.
13 ain2(–)/d0 相似物 输入 频道 2 或者 数字的 输出 0. 这个 管脚 能 是 使用 也 作 部分 的 一个 第二 相似物 输入 频道
或者 作 一个 数字的 输出 位 作 决定 用 这 den 位 的 这 模式 寄存器. 当 选择 作 一个 相似物 输入, 它
是 这 负的 输入 的 这 差别的, 可编程序的-增益 secondary 相似物 输入 一双. 当 选择 作 一个 数字的
输出, 这个 输出 能 编写程序 在 这 串行 接口 使用 位 d0 的 这 模式 寄存器.
14 ref 在(+) 涉及 输入. 积极的 终端 的 这 差别的 涉及 输入 至 这 ad7730. ref 在(+) 能 lie
anywhere 在 av
DD
和 agnd. 这 名义上的 涉及 电压 (这 差别的 电压 在 ref
在(+) 和 ref 在(–)) 应当 是 +5 v 当 这 hiref 位 的 这 模式 寄存器 是 1 和 +2.5 v 当 这
hiref 位 的 这 模式 寄存器 是 0.
15 ref 在(–) 涉及 输入. 负的 终端 的 这 差别的 涉及 输入 至 这 ad7730. 这 ref 在(–) poten-
tial 能 lie anywhere 在 av
DD
和 agnd.
16 ACX 数字的 输出.提供 一个 信号 那 能 是 使用 至 控制 这 reversing 的 这 桥 excitation 在 交流-
excited 桥 产品. 当 acx 是 高, 这 桥 excitation 是 带去 作 正常的 和 当 acx 是
低, 这 桥 excitation 是 使反转 (斩碎). 如果 交流 = 0 (交流 模式 转变 止) 或者 chp = 0 (chop 模式
转变 止), 这 acx 输出 仍然是 高.
17
ACX
数字的 输出.提供 一个 信号 那 能 是 使用 至 控制 这 reversing 的 这 桥 excitation 在 交流-
excited 桥 产品. 这个 输出 是 这 complement 的 acx. 在 交流 模式, 这个 意思 那 它 toggles 在
反对-阶段 和 acx . 如果 交流 = 0 (交流 模式 转变 止) 或者 chp = 0 (chop 模式 转变 off), 这
ACX
输出
仍然是 低. 当 toggling, 它 是 有保证的 至 是 nonoverlapping 和 acx. 这 非-overlap interval, 当
两个都 acx 和
ACX
是 低, 是 一个 主控 时钟 循环.
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