AD9877
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之后 passing 通过 这 half-带宽 过滤 stages, 这 iq 数据
streams 是 喂养 至 一个 倾泻 积分器-comb (cic) 过滤. 这个
过滤 是 配置 作 一个 interpolating 过滤, 这个 准许
更远 upsampling 比率 的 3 或者 4. 这 cic 过滤, 像 这 half-
bands, 有 一个 建造-在 低-通过 典型的. again, 这个
提供 为 抑制 的 这 谱的 images 生产 用 这
upsampling 处理.
这 数字的 quadrature modulator 平台 下列的 这 cic 过滤
是 使用 至 频率 变换 (upconvert) 这 baseband spectrum 的
这 新当选的 数据 stream 向上 至 这 desired 运输车 频率.
这 运输车 频率 是 控制 numerically 用 一个 直接
数字的 synthesizer (dds). 这 dds 使用 这 内部的 系统
时钟 (f
SYSCLK
) 至 发生 这 desired 运输车 频率 和 一个
高 程度 的 精确. 这 运输车 是 应用 至 这 i 和 q
multipliers 在 quadrature fashion (90° 阶段 补偿) 和
summed 至 yield 一个 数据 stream 那 是 这 modulated 运输车.
它 应当 是 指出 在 这个 要点 那 这 新当选的 数据 有 被
转变 从 一个 输入 样本 比率 的 f
MCLK
至 一个 输出
样本 比率 的 f
SYSCLK
(看图示 15). 这 modulated 运输车
变为 这 12-位 样本 sent 至 这 dac.
单独的-声调 输出 transmit 运作
这 ad9877 能 是 配置 为 频率 综合
产品 用 writing 这 单独的-声调 位 真实. 在 单独的-声调
模式, 这 ad9877 disengages 这 modulator 和 preceding
数据 path 逻辑 至 输出 一个 spectrally pure 单独的-频率 sine
波. 这 ad9877 提供 为 一个 26-位 频率 tuning 文字,
这个 结果 在 一个 tuning 决议 的 3.2 hz 在 一个 f
SYSCLK
比率 的
216 mhz. 一个 好的 rule 当 使用 这 ad9877 作 一个 频率
synthesizer 是 至 限制 这 基本的 输出 频率 至 30%
的 f
SYSCLK
. 这个 避免 generating aliases too 关闭 至 这 desired
基本的 输出 频率, 因此 降低 这 费用 的
过滤 这 aliases.
频率 hopping 通过 这 profile 输入 和 有关联的 tuning
文字 是 也 supported 在 单独的-声调 模式, 这个 准许
频率 变换 keying (fsk) 调制.
oscin 时钟 乘法器
作 提到 早期, 这 输出 数据 是 抽样 在 这 比率 的
f
SYSCLK
. 这 ad9877 有 一个 建造-在 可编程序的 时钟
乘法器 和 一个 振荡器 电路. 这个 准许 这 使用 的 一个
相当地 低 频率, 和 因此 较少 expensive, 结晶 或者
振荡器 至 发生 这 oscin 信号. 这 低 频率
oscin 信号 能 然后 是 multiplied 在 频率 用 一个 integer
因素 的 在 1 和 31, inclusive, 至 变为 这 f
SYSCLK
时钟.
为 dds 产品, 这 运输车 是 典型地 限制 至 关于
30% 的 f
SYSCLK
. 为 一个 65 mhz 运输车, 这 系统 时钟 必需的 是
在之上 216 mhz.
这 oscin 乘法器 函数 维持 时钟 integrity, 作
evidenced 用 这 极好的 阶段 噪音 特性 和 低
时钟-related spur 在 这 输出 spectrum 的 这 ad9877.
外部 循环 过滤 组件 consisting 的 一个 序列 电阻
(1.3 kΩ) 和 电容 (0.01 µf) 提供 这 补偿 零
为 这 oscin 乘法器 pll 循环. 这 整体的 循环
效能 有 被 优化 为 这些 组件 值.
receive 部分
这 ad9877 包含 三 高 速, 高 效能
adcs. 二 matched 8-位 adcs 是 优化 为 相似物 iq
demodulated 信号 和 能 是 抽样 在 比率 向上 至
16.5 msps. 一个 直接 如果 12-位 模数转换器 能 样本 信号 在 比率
向上 至 33 msps.
这 模数转换器 抽样 频率 能 是 获得 直接地 从 这
oscin 信号 或者 从 这 在-碎片 oscin 乘法器. 为
最高的 动态 效能, 它 是 推荐 至 choose 一个
oscin 频率 那 能 是 直接地 使用 作 这 模数转换器
抽样 时钟. 数字的 8-位 模数转换器 输出 是 多路复用 至
一个 4-位 总线, clocked 用 这 主控 时钟 (mclk). 这 12-位
模数转换器 使用 一个 nonmultiplexed 12-位 接口 和 一个 输出
数据 比率 的 half 这 f
MCLK
频率.
时钟 和 振荡器 电路系统
这 内部的 振荡器 的 这 ad9877 发生 所有 抽样
clocks 从 一个 简单的, 低 费用, 并行的 resonance, 基本的
频率 quartz 结晶.
图示 16显示 如何 这 quartz
结晶 是 连接 在 oscin (管脚 61) 和 xtal
(管脚 60) 和 并行的 resonant 加载 电容 作 指定 用
这 结晶 生产者. 这 内部的 振荡器 电路系统 能
也 是 过载 用 一个 时钟 应用 至 oscin 和 xtal left
unconnected.
f
OSCIN
=
f
MCLK
×
N
/
M
一个 内部的 阶段-锁 循环 (pll) 发生 这 dac
抽样 频率,
f
SYSCLK
, 用 乘以 oscin 频率
M
时间. 这 mclk 信号 (管脚 23),
f
MCLK
, 是 获得 用 dividing
这个 pll 输出 频率 用
N
(寄存器 地址 0x01).
f
SYSCLK
=
f
OSCIN
×
M
f
MCLK
=
f
OSCIN
×
M
/
N
一个 外部 pll 循环 过滤 (管脚 57) consisting 的 一个 序列
电阻 和 陶瓷的 电容 (
图示 16, r1 = 1.3 kΩ, c12 =
0.01 µf) 是 必需的 为 稳固 的 这 pll. 也, 一个 shield
surrounding 这些 组件 是 推荐 至 降低
外部 噪音 连接 在 这 pll’s 电压-控制
振荡器 输入 (守卫 查出 连接 至 avddpll).
图示 15显示 那 adcs 是 也 抽样 直接地 用 一个 低
jitter 时钟 在 oscin 或者 用 一个 时钟 那 是 获得 从 这 pll
输出. 运行 模式 能 是 选择 在 寄存器 0x08.
抽样 这 adcs 直接地 和 这 oscin 时钟 需要
mclk 至 是 编写程序 在 两次 这 oscin 频率.
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