AD9954
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theory 的 运作
组件 blocks
dds 核心
这 输出 频率 (
f
O
) 的 这 dds 是 一个 函数 的 这 fre-
quency 的 系统 时钟 (sysclk), 这 值 的 这 频率
tuning 文字 (
FTW
), 和 这 capacity 的 这 accumulator (2
32
, 在
这个 情况). 这 精确的 relationship 是 给 在下 和
f
S
定义
作 这 频率 的 sysclk.
()
()
3132
202/
≤≤=
FTWwithfFTWf
所以
( )( )
1–222/–1
323132
<<×=
FTWwithFTWff
所以
这 值 在 这 输出 的 这 阶段 accumulator 是 translated 至
一个 振幅 值 通过 这 cos(x) 函数的 块 和 routed
至 这 dac.
在 确实 产品 它 是 desirable 至 强迫 这 输出 信号 至
零 阶段. simply 设置 这 ftw 至 0 做 不 accomplish
这个; 它 仅有的 结果 在 这 dds 核心 支持 它的 电流 阶段
值. 因此, 一个 控制 位 是 必需的 至 强迫 这 阶段 accumu-
lator 输出 至 零.
在 电源-向上, 这 clear 阶段 accumulator 位 是 设置 至 逻辑 1,
但是 这 缓存区 memory 为 这个 位 是 cleared (逻辑 0). 那里-
fore, 在之上 电源-向上, 这 阶段 accumulator 将 仍然是 clear
直到 这 第一 i/o 更新 是 issued.
阶段-锁 循环 (pll)
这 pll 准许 multiplication 的 这 refclk 频率. con-
trol 的 这 pll 是 accomplished 用 程序编制 这 5-位
refclk 乘法器 portion 的 控制 函数 寄存器 非. 2,
位 <7:3>.
当 编写程序 为 值 ranging 从 0x04 至 0x14
(4 decimal 至 20 decimal), 这 pll multiplies 这 refclk 输入
频率 用 这 相应的 decimal 值. 不管怎样, 这
最大 输出 频率 的 这 pll 是 restricted 至
400 mhz. whenever 这 pll 值 是 changed, 这 用户 应当
是 知道 那 时间 必须 是 allocated 至 准许 这 pll 至 锁
(大概 1 ms).
这 pll 是 绕过 用 程序编制 一个 值 外部 这 范围
的 4 至 20 (decimal). 当 绕过, 这 pll 是 shut 向下 至
conserve 电源.
时钟 输入
这 ad9954 支持 各种各样的 时钟 methodologies. 支持 为
差别的 或者 单独的-结束 输入 clocks, 和 enabling 的 一个 在-
碎片 振荡器, 和/或者 一个 阶段-锁 循环 (pll) 乘法器 是
所有 控制 通过 用户 可编程序的 位. 这 ad9954 将 是
配置 在 一个 的 六 运行 模式 至 发生 这 系统
时钟. 这 模式 是 配置 使用 这 clkmodeselect
管脚, cfr1<4> 和 cfr2<7:3>. 连接 这 外部 管脚
clkmodeselect 至 逻辑 高 使能 这 在-碎片 结晶
振荡器 电路. 和 这 在-碎片 振荡器 使能, 用户 的
这 ad9954 连接 一个 外部 结晶 至 这 refclk 和
refclkb 输入 至 生产 一个 低 频率 涉及 时钟 在
这 范围 的 20 mhz 至 30 mhz. 这 信号 发生 用 这
振荡器 是 缓冲 在之前 它 是 delivered 至 这 rest 的这 碎片.
这个 缓冲 信号 是 有 通过 这 结晶 输出 管脚. 位
cfr1<4> 能 是 使用 至 使能 或者 使不能运转 这 缓存区, turning 在
或者 止 这 系统 时钟. 这 振荡器 它自己 是 不 powered
向下 在 顺序 至 避免 长 startup 时间 有关联的 和 转变-
ing 在 一个 crystal 振荡器. writing cfr2<9> 至 逻辑 高
使能 这 结晶 振荡器 输出 缓存区. 逻辑 低 在
cfr2<9> 使不能运转 这 振荡器 输出 缓存区.
连接 clkmodeselect 至 逻辑 低 使不能运转 这 在-
碎片 振荡器 和 这 振荡器 输出 缓存区. 和 这 oscilla-
tor 无能, 一个 外部 振荡器 必须 提供 这 refclk
和/或者 refclkb 信号. 为 差别的 运作, 这些 管脚
是 驱动 和 complementary 信号. 为 单独的-结束 opera-
tion, 一个 0.1 µf 电容 应当 是 连接 在 这
unused 管脚 和 这 相似物 电源 供应. 和 这 电容 在
放置, 这 时钟 输入 管脚 偏差 电压 是 1.35 v. 在 增加, 这
pll 将 是 使用 至 乘以 这 涉及 频率 用 一个
integer 值 在 这 范围 的 4 至 20. 表格 5 summarizes 这
时钟 模式 的运作. 便条 这 pll 乘法器 是 控制
通过 这 cfr2<7:3> 位, 独立 的 这 cfr1<4> 位.
表格 5.时钟 输入 模式 的 运作
cfr1<4> clkmodeselect cfr2<7:3> 振荡器 enabled? 系统 时钟 频率 范围 (mhz)
低 高 3 < m < 21 Yes F
CLK
= f
OSC
× m 80 < f
CLK
< 400
低 高 m < 4 或者 m > 20 Yes F
CLK
= f
OSC
20 < f
CLK
< 30
低 低 3 < m < 21 非 F
CLK
= f
OSC
× m 80 < f
CLK
< 400
低 低 m < 4 或者 m > 20 非 F
CLK
= f
OSC
10 < f
CLK
< 400
高 x X 非 F
CLK
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