AD9954
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参数
温度
测试
水平的
最小值
典型值
最大值
单位
最大 数据 有效的 时间 全部 IV 25 ns
wake-向上 时间
4
全部 iv 1 ms
最小 重置 脉冲波 宽度 高 全部 IV 5 sysclk 循环
5
i/o 更新, ps0, ps1 至 syncclk 建制 时间 dvdd_i/o = 3.3 v 全部 I 4 ns
i/o 更新, ps0, ps1 至 syncclk 建制 时间 dvdd_i/o = 3.3 v 全部 I 6 ns
i/o 更新, ps0, ps1 至 syncclk 支撑 时间 全部 I 0 ns
Latency
i/o 更新 至 频率 改变 prop延迟 25°c iv 24 sysclk 循环
i/o 更新 至 阶段 补偿 改变 pr运算 延迟 25°C IV 24 sysclk 循环
i/o 更新 至 振幅 改变 prop延迟 25°c iv 16 sysclk 循环
ps0, ps1 至 内存 驱动 频率 改变prop 延迟 25°C IV 28 sysclk 循环
ps0, ps1 至 内存 驱动 阶段 改变prop 延迟 25°C IV 28 sysclk 循环
ps0 至 直线的 频率 sweep prop延迟 25°c iv 28 sysclk 循环
cmos 逻辑 输入
逻辑 1 电压 @ dvdd_i/o (管脚 43) = 1.8 v 25°C I 1.25 V
逻辑 0 电压 @ dvdd_i/o (管脚 43) = 1.8 v 25°C I 0.6 V
逻辑 1 电压 @ dvdd_i/o (管脚 43) = 3.3 v 25°C I 2.2 V
逻辑 0 电压 @ dvdd_i/o (管脚 43) = 3.3 v 25°C I 0.8 V
逻辑 1 电流 25°C V 3 12 µA
逻辑 0 电流 25°C 12 µA
输入 电容 25°C 2 pF
cmos 逻辑 输出 (1 毫安 加载) dvdd_i/o = 1.8 v
逻辑 1 电压 25°C I 1.35 V
逻辑 0 电压 25°C I 0.4 V
cmos 逻辑 输出 (1 毫安 加载) dvdd_i/o = 3.3 v
逻辑 1 电压 25°C I 2.8 V
逻辑 0 电压 25°C I 0.4 V
电源 消耗量 (avdd = dvdd = 1.8 v)
单独的 声调 模式 (比较器 止) 25°C I 162 171 mW
和 内存 或者 直线的 sweep 使能 25°C I 175 190 mW
和 比较器 使能 25°C I 180 190 mW
和 内存 和 比较器 使能 25°C I 198 220 mW
迅速 电源-向下 模式 25°C I 150 160 mW
全部-睡眠 模式 25°C I 20 27 mW
同步 函数
6
最大 同步 时钟 比率 (dvdd_i/o = 1.8 v) 25°C VI 62.5 MHz
最大 同步 时钟 比率 (dvdd_i/o = 3.3 v) 25°C VI 100 MHz
同步_clk 排成直线 决议
7
25°c v ±1 sysclk 循环
1
至 达到 这 最好的 可能 阶段 噪音, 这 largest 振幅 时钟 可能 应当 是 使用. 减少 这 时钟 输入 amplitude 将 减少 这 阶段 噪音 每-
formance 的 这 设备.
2
代表 这 循环-至-循环 residual jitter 从 这 比较器 alone.
3
代表 这 循环-至-循环 residual jitter 从 这 dds 核心 驱动 这 比较器.
4
wake-向上 时间 谈及 至 这 恢复 从 相似物 电源-向下 模式 (看 部分 在 电源-向下 模式 的 operation). 这 longest time 必需的 是为 这 涉及
时钟 乘法器 pll 至 relock 至 这 涉及. 这 wake-向上 时间 假设 那里 是 非 电容 在 dac_bp 和 那 这 recommended pll 循环 过滤 值 是 使用.
5
sysclk 循环 谈及 至 这 真实的 时钟 频率 使用 在-碎片用 这 dds. 如果 这 涉及 时钟 乘法器 是 使用 至 multiply 这 外部 涉及 时钟 频率,
这 sysclk 频率 是 这 外部 频率 multiplied 用 这 涉及 时钟 multiplication 因素. 如果 这 涉及 时钟乘法器 是 不 使用, 这 sysclk fre-
quency 是 这 一样 作 这 外部 涉及 时钟 频率.
6
同步_clk = ¼ sysclk 比率. 为 同步_clk 比率
≥
50 mhz, 这 高 速 同步 使能 位, cfr2<11>, 应当 是 设置.
7
这个 参数 indicates 那 这 数字的 同步 特性 cannot 克服 阶段 延迟 (定时 skew) 在 系统 clock rising edges. 如果 这 系统 时钟
edges 是 排整齐, 这 synchronization 函数 应当 不 增加 这 skew 在 这 二 edges.
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