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DDC101
®
管脚 描述
(内容)
管脚
号码 名字 描述
18 数据 transmit 在 这个 输入 控制 这 传递 的 数据 从 这 串行 i/o 寄存器 的 这 ddc101. 它 能 是 使活动
anytime 之后 数据 有效的 输出 变为 起作用的. 它 必须 仍然是 起作用的 直到 所有 数据 有 被 collected 从 这
串行 i/o 寄存器(s) 的 所有 ddc101s 在 这 数据 path.
19 读 数据/ 这个 输入 能 是 使用 至 读 后面的 这 电流 建制 数据. 当 这个 输入 是 使保持 高, 这 输出 从 数据
建制在 输出 是 这 数据 collected 用 这 ddc101. 当 这个 输入 是 牵引的 低, 一个 内部的 变换 寄存器 是 承载
和 这 电流 建制 数据 在 这 rising 边缘 的 数据 时钟. 这个 建制 数据 变换 寄存器 是 logically
连接 在 数据 输入 和 数据 输出 管脚 和 能 是 读 在 这 一样 方法 那 这 数据
输出 是 读. 建制 数据 读 后面的 做 不 invalidate 数据 already 贮存 在 这 ddc101's 串行 i/o 寄存器
或者 数据 正在 collected 用 这 ddc101, 虽然 数字的 噪音 concerns 应当 是 考虑 作
discussed 在 数据 时钟.
20 建制 在 这个 输入 管脚 控制 这 ddc101 建制. 一个 12-位 数字的 文字 transmitted 在 这个 管脚 控制 acquisition
时间, k, oversampling, m, 多样的 integrations, l, 输入 范围 和 输出 数据 format. 这 ddc101 读
这 建制 代号 在 这个 管脚 之后 这 重置 建制 输入 transitions 从 起作用的 至 inactive. 这 建制 代号
是 读 在 这 建制 寄存器 在 这 12 积极的 数据 时钟 transitions 下列的 那 转变.
21 重置 建制 resets 建制 寄存器 仅有的, 做 不 重置 balance 的 ddc101. 这 ddc101 读 建制 输入 数据 之后
这个 输入 transitions 从 起作用的 (重置) 至 inactive.
22 测试在 这个 是 一个 数字的 输入 那 控制 这 连接 的 一个 内部的 直流 电流 源 至 这 ddc101's 输入. 测试
在 exercises 这 ddc101 和 是 将 至 测试 为 符合实际 仅有的. 这 典型 测试 输入 电流 是 100na
±
20na. 这 安静的 电流 的 这 ddc101 增加 用 大概 1ma 当 测试 在 是 起作用的. 当
测试 是 高, 这 内部的 电流 源 是 在 和 电流 是 流 在 这 ddc101 输入. 当 测试 是
低, 这 电流 源 是 disconnected 从 这 输入.
23 V
REF
一个 外部 –2.5v 涉及 必须 是 连接 至 这 涉及 在 管脚. 使用 的 一个 外部 涉及 准许
多样的 ddc101s 至 使用 这 一样 系统 涉及 为 最佳的 频道 相一致. 这 外部 涉及
应当 是 filtered 至 降低 噪音 contribution (看 图示 24).
24 涉及 一个 外部 电容 的 10
µ
f 应当 是 连接 至 这个 node 至 提供 恰当的 运作 的 这 内部的
缓存区 绕过 d/一个 转换器. 这 涉及 在 管脚 是 连接 至 一个 内部的 涉及 缓存区
放大器. 这 内部的 涉及 缓存区 驱动 这 内部的 cdac. 这个 缓存区 输出 是 不 将 为 外部
使用.
部分 4
定时 特性
所有 规格 和 单极的 输入 范围, t
INT
= 1ms, 电流 输入, correlated 翻倍 抽样 使能, sys 时钟 = 2mhz, v
REF
= –2.5v, t
一个
= +25
°
c 和
V
S
=
±
5vdc, 除非 否则 指出.
标识 描述 最小值 典型值 最大值 单位
t
1
fds 建制 30 ns
t
2
fds 宽度, 持续的 转换 50 (m–1) clocks+t
1
+100ns ns
t
3
fds 宽度, 异步的 转换 m clocks+t
1
ns
t
4
fds 高 至 开始 的 next integration, 异步的 转换 50 ns
t
5
建制 时间 为 重置 建制 高 至 数据 时钟 高 60 ns
t
6
建制 时间 为 建制 代号 数据 有效的 在之前 rising 边缘 的 数据 时钟 30 ns
t
7
支撑 时间 为 建制 代号 数据 有效的 之后 rising 边缘 的 数据 时钟 30 ns
t
8
传播 延迟 从 rising 边缘 的 系统 时钟 至 数据 有效的 低 50 ns
t
9
传播 延迟 从 数据 transmit 低 至 数据 有效的 高 35 ns
t
10
建制 时间 为 数据 时钟 低 至 数据 transmit 低 30 ns
t
11
传播 延迟 从 数据 transmit 低 至 有效的 数据 输出 30 ns
t
12
支撑 时间 那 数据 输出 是 有效的 之后 下落 边缘 的 数据 时钟 10 ns
t
13
传播 延迟 从 数据 transmit 高 至 数据 输出 触发-陈述 40 ns
t
14
传播 延迟 从 下落 边缘 的 系统 时钟 至 overflow+ 和 25 ns
OVERFLOW–cleared
t
15
系统 时钟 脉冲波 宽度 高 240 ns
t
16
系统 时钟 脉冲波 宽度 低 240 ns
t
17
数据 有效的 低 至 数据 transmit 低, 单独的 ddc101 30 (lxn–21) clocks ns
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