DS2141A
3 的 39
ds2141a 特性
并行的 控制 端口
大 错误 counters
onboard 双 2-框架 elastic store
fdl 支持 电路系统
robbed-位 signaling extraction 和 嵌入
可编程序的 输出 clocks
全部地 独立 transmit 和 receive sections
框架 同步 一代
错误-tolerant 黄 和 蓝 alarm 发现
输出 管脚 测试 模式
payload loopback 能力
slc-96 支持
偏远的 循环 向上/向下 代号 发现
丧失 的 transmit 时钟 发现
丧失 的 receive 时钟 发现
1's 密度 violation 发现
管脚 描述
表格 1
管脚 标识 类型 描述
1TCLK I
transmit 时钟.
1.544 mhz primary 时钟.
2TSER I
transmit 串行 数据.
transmit nrz 串行 数据, 抽样 在 这
下落 边缘 的 tclk.
3TCHCLKO
transmit 频道 时钟.
192 khz 时钟 这个 脉冲 高 在
这 lsb 的 各自 频道. 有用的 为 并行的-至-串行 转换 的
频道 数据, locating robbed-位 signaling 位, 和 为 blocking
clocks 在 dds 产品. 看 部分 13 为 定时 详细信息.
4
5
TPOS
TNEG
O
transmit 双极 数据.
updated 在 rising 边缘 的 tclk.
6-13 ad0-ad7 i/o
地址/数据 总线.
一个 8-位 多路复用 地址/数据 总线.
14 BTS I
总线 类型 选择.
strap 高 至 选择 motorola 总线 定时; strap
低 至 选择 intel 总线 定时. 这个 管脚 控制 这 函数 的
RD
(ds), ale(作), 和
WR
(r/
W
) 管脚. 如果 bts=1, 然后 这些 管脚
假设 这 函数 列表 在 parentheses ().
15
RD
(ds)
I
读 输入 (数据 strobe).
16 CS I
碎片 选择.
必须 是 低 至 读 或者 写 这 端口.
17 ale(作) I
地址 获得 使能 (地址 strobe).
一个 积极的-going 边缘
serves 至 demultiplex 这 总线.
18
WR
(r/
W
)
I
写 输入 (读/写).
19 RLINK O
receive link 数据.
updated 和 也 fdl 数据 (esf) 或者 fs-位
(d4) 或者 z-位 (zbtsi) 一个 rclk 在之前 这 开始 的 一个 框架. 看
部分 13 为 定时 详细信息.
20 VSS -
信号 地面.
0.0 伏特.
21 RLCLK O
receive link 时钟.
192 khz 时钟 这个 脉冲 高 在 这
lsb 的 各自 频道. 有用的 为 并行的-至-串行 转换 的
频道 数据, locating robbed-位 signaling 位, 和 为 blocking
clocks 在 dds 产品. 看 部分 13 为 定时 详细信息.
22 RCLK I
receive 时钟.
1.544 mhz primary 时钟.
: 点此下载
