ds5002fp secure 微处理器 碎片
4 的 25
交流 characteristics—expanded 总线 模式 定时 规格
(v
CC
= 5v ±10%, t
一个
= 0°c 至 +70°c.) (图示 1和图示 2)
# 参数 标识 情况 最小值 最大值 单位
1 振荡器 频率 1 / t
CLK
1.0 16 MHz
2 ale 脉冲波 宽度 t
ALPW
2t
CLK
- 40 ns
3 地址 有效的 至 ale 低 t
AVALL
t
CLK
- 40 ns
4 地址 支撑 之后 ale 低 t
AVAAV
t
CLK
- 35 ns
14
RD
脉冲波 width
t
RDPW
6t
CLK
- 100 ns
15
WR
脉冲波 width
t
WRPW
6t
CLK
- 100 ns
12mhz 5t
CLK
- 165
16
RD
低 至 有效的 数据 在
t
RDLDV
16mhz 5t
CLK
- 105
ns
17
数据 支撑 之后
RD
高
t
RDHDV
0 ns
18
数据 float 之后
RD
高
t
RDHDZ
2t
CLK
- 70 ns
12mhz 8t
CLK
- 150
19 ale 低 至 有效的 数据 在 t
ALLVD
16mhz 8t
CLK
- 90
ns
12mhz 9t
CLK
- 165
20 有效的 地址 至 有效的 数据 在 t
AVDV
16mhz 9t
CLK
- 105
ns
21
ale 低 至
RD
或者
WR
低
t
ALLRDL
3t
CLK
- 50 3t
CLK
+ 50 ns
22
地址 有效的 至
RD
或者
WR
低
t
AVRDL
4t
CLK
- 130 ns
23
数据 有效的 至
WR
going 低
t
DVWRL
t
CLK
- 60 ns
12mhz 7t
CLK
- 150
24
数据 有效的 至
WR
高
t
DVWRH
16mhz 7t
CLK
- 90
ns
25
数据 有效的 之后
WR
高
t
WRHDV
t
CLK
-50 ns
26
RD
低 至 地址 float
t
RDLAZ
0 ns
27
RD
或者
WR
高 至 ale 高
t
RDHALH
t
CLK
- 40 t
CLK
+ 50 ns
图示 1. expanded 数据 记忆 读 循环