rev. 1.1 / jan. 2005 4
同步的 dram memory 128mbit (8mx16bit)
hy57v281620e(l)t(p) 序列
管脚 描述
标识 类型 描述
CLK 时钟
这 系统 时钟 输入. 所有 其它 在puts 是 注册 至 这 sdram
在 这 rising 边缘 的 clk
CKE 时钟 使能
控制 内部的 时钟 信号 和当 deactivated, 这 sdram 将
是 一个 的 这 states among 电源 向下, suspend 或者 自 refresh
CS
碎片 选择 使能 或者 使不能运转 所有 在puts 除了 clk, cke, udqm 和 ldqm
ba0, ba1 bank 地址
选择 bank 至 是 使活动 在 ras
activity
选择 bank 至 是 读/写 在 cas
activity
a0 ~ a11 地址
行 地址: ra0 ~ ra11, column 地址: ca0 ~ ca8
自动-precharge 标记: a10
RAS
, cas, 我们
行 地址 strobe,
column 地址 strobe,
写 使能
RAS
, cas和 我们定义 这 运作
谈及 函数 真实 表格 为 详细信息
udqm, ldqm 数据 输入/输出 掩饰
控制 输出 缓存区 在 读 模式 和 masks 输入 数据 在 写
模式
dq0 ~ dq15 数据 输入/输出 Multiplexed 数据 输入 / 输出 管脚
vdd/vss 电源 供应/地面 电源 供应 for 内部的 电路 和 输入 缓存区
vddq/vssq 数据 输出 电源/地面 电源 供应 为 输出 缓存区
NC 非 连接 非 连接
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