HY57V281620ET-H_集成电路资料查询网

rev. 1.1 / jan. 2005 5
同步的 dram memory 128mbit (8mx16bit)
hy57v281620e(l)t(p) 序列
函数的 块 图解
2mbit x 4banks x 16 i/o 同步的 dram
内部的 行
计数器
Column
前
解码器
column 增加
计数器
自 refresh
逻辑 &放大; 计时器
sense 放大 &放大; i/o 门
i/o 缓存区 &放大; 逻辑
地址
寄存器
Burst
计数器
模式 register
状态 机器 地址 缓存区
bank 选择
Column
起作用的
行 起作用的
cas latency
CLK
CKE
CS
RAS
CAS
我们
u/ldqm
A0
A1
BA1
BA0
A11
行
前
解码器
Refresh
DQ0
DQ15
x-解码器
x-解码器
x-解码器
x-解码器
y-解码器
2mx16 bank 0
2mx16 bank 1
2mx16 bank 2
2mx16 bank 3
记忆
Cell
排列
数据 输出 控制
pipe 线条
控制

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rev. 1.1 / jan. 2005 5 同步的 dram memory 128mbit (8mx16bit) hy57v281620e(l)t(p) 序列函数的块图解 2mbit x 4banks x 16 i/o 同步的 dram 内部的行计数器 Column 前解码器 column 增加计数器自 refresh 逻辑 &放大; 计时器 sense 放大 &放大; i/o 门 i/o 缓存区 &放大; 逻辑地址寄存器 Burst 计数器模式 register 状态机器地址缓存区 bank 选择 Column 起作用的行起作用的 cas latency CLK CKE CS RAS CAS 我们 u/ldqm A0 A1 BA1 BA0 A11 行前解码器 Refresh DQ0 DQ15 x-解码器 x-解码器 x-解码器 x-解码器 y-解码器 2mx16 bank 0 2mx16 bank 1 2mx16 bank 2 2mx16 bank 3 记忆 Cell 排列数据输出控制 pipe 线条控制

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