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adsp-bf531/adsp-bf532/adsp-bf533
饱和 和 rounding, 和 sign/exponent 发现. 这 设置
的 video 说明 包含 字节 排成直线 和 包装 oper-
ations, 16-位 和 8-位 adds和 修剪, 8-位 平均
行动, 和 8-位 减去/绝对 值/accumulate (saa)
行动. 也 提供 是这 对比/选择 和 vector
搜索 说明.
为 确实 说明, 二 16-位 alu 行动 能 是 每-
formed 同时发生地 在 寄存器pairs (一个 16-位 高 half 和
16-位 低 half 的 一个 compute 寄存器). 用 al所以 使用 这 第二
alu, 四方形 16-位 行动 是 可能.
这 40-位 shifter 能 执行 shifts 和 rotates 和 是 使用 至
支持 normalization, 地方 extract, 和 地方 deposit
说明.
这 程序 sequencer 控制这 流动 的 操作指南 execu-
tion, 包含 操作指南 排成直线 和 解码. 为
程序 流动 控制, 这 sequencer 支持 pc 相关的 和
间接的 conditional jumps (和 静态的 branch prediction), 和
子例程 calls. 硬件 是提供 至 支持 零-在-
head looping. 这 architecture 是 全部地 interlocked, meaning 那
这 programmer 需要 不 manage这 pipeline 当 executing
说明 和 数据 dependencies.
这 地址 arithmetic 单位 提供 二 地址 为 simulta-
neous 双 fetches 从 记忆. 它 包含 一个 multiported
寄存器 文件 consisting 的 四sets 的 32-位 index, modify,
长度, 和 根基 寄存器 (为 圆形的 buffering), 和 第八
额外的 32-位 pointer registers (为 c-样式 indexed 堆栈
manipulation).
blackfin processors 支持 一个 modified harvard architecture 在
结合体 和 一个 hierarchical记忆 结构. 水平的 1 (l1)
memories 是 那些 那 典型地运作 在 这 全部 处理器
速 和 little 或者 非 latency. 在 这 l1 水平的, 这 操作指南
记忆 holds 说明 仅有的. 这 二 数据 memories 支撑
数据, 和 一个 专心致志的 scratchpad 数据 记忆 stores 堆栈 和
local 能变的 信息.
在 增加, 多样的 l1 记忆 blocks 是 提供, offering 一个
configurable 混合 的 sram 一个d cache. 这 记忆 manage-
ment 单位 (mmu) 提供 记忆 保护 为 单独的
tasks 那 将 是 运行 在 这 核心 和 能 保护 系统
寄存器 从 非计划的 进入.
这 architecture 提供 三模式 的 运作: 用户 模式,
supervisor 模式, 和 emulation 模式. 用户 模式 有
restricted 进入 至确实 系统 resources, 因此 供应 一个
保护 软件 环境,当 supervisor 模式 有
unrestricted 进入 至 这系统 和 core resources.
这 blackfin processor 操作指南 设置 有 被 优化 所以
那 16-位 opcodes 代表 这 大多数 frequently 使用 instruc-
tions, 结果 在 极好的 compiled 代号 密度. complex
dsp 说明 是 encoded 在 32-位 opcodes, representing
全部地 featured multifunction 说明. blackfin processors
支持 一个 限制 multi-公布 capability, 在哪里 一个 32-位 instruc-
tion 能 是 issued 在 并行的 和 二 16-位 说明,
准许 这 programmer 至 使用 许多 的 这 核心 resources 在 一个
单独的 操作指南 循环.
这 blackfin 处理器 组装language 使用 一个algebraic syn-
tax 为 使容易 的 编码 和 readability. 这 architecture 有 被
优化 为 使用 在 conjunction 和 这 c/c++ compiler,
结果 在 快 和 efficient 软件 implementations.
记忆 architecture
这 adsp-bf531/2/3 处理器 views 记忆 作 一个 单独的 uni-
fied 4g 字节 地址 空间, 使用32-位 地址. 所有 resources,
包含 内部的 记忆, 外部 记忆, 和 i/o 控制
寄存器, occupy 独立的 sections 的 这个 一般 地址
空间. 这 记忆 portions 的 这个 地址 空间 是 arranged
在 一个 hierarchical 结构 至 提供 一个 好的 费用/效能
balance 的 一些 非常 快, 低latency 在-碎片 记忆 作 cache
或者 sram, 和 大, 更小的 费用 和 效能 止-碎片
记忆 系统. 看图示 3 在 页 5,图示 4 在 页 5,
和图示 5 在 页 6.
这 l1 记忆 系统 是 这 primary 最高的 效能
记忆 有 至 这 blackfin处理器. 这 止-碎片 mem-
ory 系统, accessed 通过 这外部 总线 接口 单位
(ebiu), 提供 expansion 和 sdram, flash 记忆, 和
sram, optionally accessing 向上至 132m 字节 的 物理的
记忆.
这 记忆 dma 控制 provides 高 带宽 数据-
movement 能力. 它 能 perform 块 transfers 的 代号 或者
数据 在 这 内部的 记忆 和 这 外部 记忆
spaces.
内部的 (在-碎片) 记忆
这 adsp-bf531/2/3 处理器 has 三 blocks 的 在-碎片
记忆 供应 高 带宽 进入 至 这 核心.
这 第一 是 这 l1 操作指南 记忆, consisting 的 向上 至
80K 字节 sram, 的 这个 16k 字节 能 是 配置 作 一个
四-方法 设置-associative cache. 这个 记忆 是 accessed 在 全部
处理器 速.
这 第二 在-碎片 记忆 块 是 这 l1 数据 记忆, con-
sisting 的 向上 至 二 banks 的 向上至 32k 字节 各自. 各自 记忆
bank 是 configurable, offering 两个都 cache 和 sram 函数的-
ity. 这个 记忆 块 是 一个ccessed 在 全部 处理器 速.
这 第三 记忆 块 是 一个 4k 字节 scratchpad sram 这个
runs 在 这 一样 速 作 这 l1memories, 但是 是 仅有的 accessible
作 数据 sram 和 不能 是 配置 作 cache 记忆.
外部 (止-碎片) 记忆
这 外部 总线 接口 能 是 使用 和 两个都 异步的
设备 此类 作 sram, flash, 可擦可编程只读存储器, 只读存储器, 和 i/o
设备, 和 同步的 设备 此类 作 sdrams. 这 总线
宽度 是 总是 16 位. a1 是 这 least 重大的 地址 的 一个
16-位 文字. 8-位 peripherals should 是 addressed 作 如果 它们
是 16-位 设备, 在哪里 仅有的 the 更小的 8 位 的 数据 应当
是 使用.
这 pc133-一致的 sdram 控制 能 是 编写程序
至 接口 至 向上 至 128m 字节 的 sdram. 这 sdram con-
troller 准许 一个 行 至 是打开 为 各自 内部的 sdram
bank, 为 向上 至 四 内部的 sdram banks, improving 整体的
系统 效能.
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