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非常 similarly, 表格 2 详细信息 这 事实 那 en5vdl 状态
控制 whether 这 5v
双
平面 支持 睡眠 states.
作 seen 在 表格 3, 2.5/3.3v
MEM
输出 是 maintained 在 s3
(suspend-至-内存), 但是 不 在 s4/s5 状态. 这 双-电压
支持 accommodates 两个都 sdram 作 好 作 rdram
类型 memories.
additionally, 这 内部的 电路系统 做 不 准许 这
转变 从 一个 s3 (suspend 至 内存) 状态 至 一个 s4/s5
(suspend 至 disk/软 止) 状态 或者 恶行 对抗. 这 仅有的 ‘legal’
transitions 是 从 一个 起作用的 状态 (s0, s1) 至 一个 睡眠 状态
(s3, s4/s5) 和 恶行 对抗.
函数的 定时 图解
计算数量 4-8 是 定时 图解, detailing 这 电源
向上/向下 sequences 的 所有 三 输出 在 回馈 至 这
状态 的 这 使能 (
en3vdl, en5vdl) 和 睡眠-状态
管脚 (
s3, s5), 作 好 作 这 状态 的 这 atx 供应.
这 状态 的 这 en3vdl 和 en5vdl 管脚 能 仅有的 是
changed 当 在 起作用的 (s0, s1) states, 当 这 偏差
供应 (5vsb 管脚) 是 在下 por 水平的, 或者 在 碎片
关闭 (ss 管脚 短接 至 地); 一个 状态 改变 的 这些
二 管脚 当 在 一个 睡眠 状态 是 ignored.
不 显示 在 这些 图解 是 这 de-glitching 特性 使用
至 保护 相反 false 睡眠 状态 tripping. once 这 状态
的 这
S3 管脚 改变, 一个 内部的 计时器 是 使活动. 如果 在 这
终止 的 这 timeout 时期 (典型地 200
µ
s) 这 输入 管脚
呈现 一个 有效的 状态 改变 要求, 然后 这 控制
transitions 至 这 新 configuration. 否则, 这
先前 attained 有效的 状态 是 maintained 直到 有效的
控制 信号 是 received 从 这 系统. 这个 particular
特性 是 有用的 在 嘈杂的 计算机 环境 如果 这
控制 信号 有 至 travel 在 significant 距离.
表格 2. 5V
双
输出 (v
OUT3
) 真实 表格
EN5VDL S5 S3 5VDL COMMENTS
0 1 1 5V s0, s1 states (起作用的)
0100VS3
0 0 1 便条 5 维持 previous 状态
0 0 0 0V s4/s5
1 1 1 5V s0, s1 states (起作用的)
1105VS3
1 0 1 便条 5 维持 previous 状态
1 0 0 5V s4/s5
便条:
5. 结合体 不 允许.
表格 3. 2.5/3.3v
MEM
输出 (v
OUT2
) 真实 表格
R
SEL
S5 S3 2.5/3.3v
MEM
COMMENTS
1k
Ω
1 1 2.5v s0, s1 states (起作用的)
1k
Ω
1 0 2.5v S3
1k
Ω
0 1 便条 6 维持 previous 状态
1k
Ω
0 0 0V s4/s5
10k
Ω
1 1 3.3v s0, s1 states (起作用的)
10k
Ω
1 0 3.3v S3
10k
Ω
0 1 便条 6 维持 previous 状态
10k
Ω
0 0 0V s4/s5
便条:
6. 结合体 不 允许.
图示 4. 3V
双
和 5V
双
定时 图解 为
en3vdl = 1, en5vdl = 1
图示 5. 3V
双
和 5V
双
定时 图解 为
en3vdl = 1, en5vdl = 0
5VSB
12V
S3
S5
5VDLSB
DLA
3V3DLSB
3V3DL
5VDL
5VSB
12V
S3
S5
5VDLSB
DLA
3V3DLSB
3V3DL
5VDL
HIP6501A
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