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函数的 描述
作 显示 在 图示 1, 这 hsp43168 组成 的 二
4-乘法器 fir filter cells 这个 处理 10-位 数据 和
coefficients. 这 fir cells 能 运作 作 二 独立
8-tap fir filters 或者 二 4-tap asymmetric filters 在 最大
i/o 比率. 一个 单独的 filter 模式 是 提供 这个 准许 这
fir cells 至 运作 作 一个 16-tap fir filter 或者 一个 8-tap
asymmetric filter. 在 板 coefficient 存储 为 向上 至 32
sets 的 8 coefficients 是 提供. 这 coefficient sets 是
用户 可选择的 和 是 编写程序 通过 一个
微处理器 接口. 可编程序的 decimation 至 16 是
也 提供. 用 utilizing decimation 寄存器 一起
和 这 coefficient sets, polyphase filters 是 realizable
这个 准许 这 用户 至 trade 数据 比率 为 filter taps. 这
MUX/Adder 能 是 configured 至 也 增加 或者 multiplex 这
输出 的 这 filter cells 取决于 在之上 whether 这 cells
是 运行 在 单独的 或者 双 filter 模式. 在 增加, 一个
shifter 在 这 mux/adder 是 提供 为 implementation 的
filters 和 10-位 数据 和 20-位 coefficients 或者 恶行 对抗.
preparing 这 双 fir 为 运作
二 configuration 步伐 是 必需的 至 prepare 这 双 FIR
过滤 为 正常的 运作: 1) 加载 这 configuration
控制 寄存器, 和 2) 加载 这 fir 过滤 coefficients.
configuration 控制 寄存器 是 承载 用 放置 这
控制 寄存器 地址 在 地址 线条 a0-8, 放置 这
configuration 数据 在 这 configuration 输入 线条 cin0-9,
和 asserting 这
wr 线条 (followed 用 一个 释放 的 这
assertion). 这个 action creates 一个 rising 边缘 在 这
wr 线条,
这个 clocks 这 地址 和 配置 数据 在 这 部分.
这 详细信息 的 这 “Load Configuration” 处理 是 概述 在
这 微处理器 接口 部分.
fir coefficients 是 承载 用 放置 这 地址 的 这
系数 数据 bank 在 这 地址 线条 a0-8, 放置
这 fir 10-位 系数 值 在 这 配置 输入
线条 cin0-9 和 然后 asserting 这
WR 线条 (followed 用 一个
释放 的 这 assertion). 这个 action creates 一个 rising 边缘
在 这
wr 线条, 这个 clocks 这 fir 系数 带宽
地址 和 fir 系数 数据 在 这 部分. 这 详细信息
的 这 “load fir coefficient” 处理 是 概述 在 这
fir 过滤 cells 部分, 系数 bank subsection.
两个都 这 配置 加载 和 fir 系数 加载 能
是 完毕 作 一个 sequence 的 异步的 写 commands
至 这 双 FIR 过滤. Once 这些 actions 是 完全, 这
部分 是 准备好 为 正常的 过滤 运作. 这 clk,
txfr,
fwrd, Rvrs, accen, 和 shften 信号 必须 是
asserted 在 一个 manner 决定 用 这 应用.
mux0-1 必须 满足 这 建制 和 支撑 时间 和 遵守
至 时钟 为 恰当的 过滤 运作. 详细信息 的 这 mux1-0
控制 能 是 建立 在 这 输出 mux/adder 部分.
详细信息 的 这 accen 控制 能 是 建立 在 这 fir cell
accumulator 部分. 位 locations 为 这 各种各样的 过滤
控制/配置 信号 能 是 建立 在 这
输入/输出 formats 部分.
这 双 fir 过滤 有 一个 “pipeline” 延迟 的 8 clk 时期,
once 正常的 filtering 行动 begin. five 典型 filtering
运作 examples 是 提供 在 这 产品
examples 部分 作 一个 手册 至 configuration 和 控制 的
这 双 fir 过滤.
在 正常的 filter 行动, 这 location 和 持续时间 的
这
txfr 信号 assertions 是 决定 用 这 filter
configuration 和 运作 模式. once 设置, 这些 信号
参数 必须 是 maintained 在 正常的 运作 至
确保 恰当的 数据 排成直线 在 这 部分. once 这 部分 是
重置, 做 不 改变
TXFR 除非 你 加载 这 configuration
又一次.
便条: 这 fixed 或者 periodic relationship 在 这
TXFR 信号 和 CLK 必须 是 maintained 为 有效的 filter
运作. 这个 relationship 能 仅有的 改变 当 clk
是 halted 和 新 configuration 控制 words 是
承载 在 这 设备.
微处理器 接口
这 双 FIR 有 一个 20 管脚 写 仅有的 微处理器 接口
为 加载 数据 在 这 控制 块 和 系数 banks.
这 接口 组成 的 一个 10-位 数据 总线 (cin0-9), 一个 9-位
地址 总线 (a0-8), 和 一个 写 输入 (
wr) 至 获得 这 数据
在 这 在-板 寄存器 在 一个 rising 边缘. 这 配置
控制 和 系数 数据 加载 是 异步的 至 clk.
控制 块
这 双 fir 是 configured 用 writing 至 这 寄存器 在里面
这 控制 块. 图示 2 显示 这 定时 图解 为
writing 至 这 Configuration 控制 寄存器. 这些 控制
寄存器 是 记忆 编排 至 地址 000h (h =
hexadecimal) 和 001h 在 a0-8. 这 过滤 coefficient
寄存器 是 编排 至 1xxh (x = 值 描述 在 这
“coefficient banks” chapter 的 这 alu 部分).
这 format 的 这 控制 寄存器 是 显示 在 表格 1 和
表格 2. Writing 至 任何 的 这 控制/configuration 寄存器
导致 一个 重置 这个 lasts 为 6 clk 循环 下列的 这
assertion 的
wr. 这 重置 造成 用 writing 寄存器 在
这 控制 块 将 不 clear 这 内容 的 这 Coefficient
WR
a8-0
c9-0
000H
图示 2. 闭锁 c9-0 值 在 地址 a8-0
寄存器
重置
001H
HSP43168
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