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cyclone fpga 家族 数据 薄板 初步的 信息
图示 7. le 在 动态 arithmetic 模式
便条 至图示 7:
(1) 这
addnsub
信号 是 系 至 这 carry 输入 为 这 第一 le 的 一个 carry chain 仅有的.
carry-选择 chain
这 carry-选择 chain 提供 一个 非常 快 carry-选择 函数 在
les 在 动态 arithmetic 模式. 这 carry-选择 chain 使用 这
redundant carry 计算 至 增加 这 速 的 carry 功能. 这
le 是 配置 至 计算 输出 为 一个 可能 carry-在 的 0 和 carry-
在 的 1 在 并行的. 这
carry-in0
和
carry-in1
信号 从 一个 更小的-
顺序 位 喂养 向前 在 这 高等级的-顺序 位 通过 这 并行的 carry chain
和 喂养 在 两个都 这 lut 和 这 next portion 的 这 carry chain. carry-
选择 chains 能 begin 在 任何 le 在里面 一个 lab.
这 速 有利因素 的 这 carry-选择 chain 是 在 这 并行的 前-
computation 的 carry chains. 自从 这 lab carry-在 选择 这
precomputed carry chain, 不 每 le 是 在 这 核心的 path. 仅有的 这
传播 延迟 在 lab carry-在 一代 (le 5 和 le 10) 是
now 部分 的 这 核心的 path. 这个 特性 准许 这 cyclone architecture
至 执行 高-速 counters, adders, multipliers, parity functions,
和 comparators 的 arbitrary 宽度.
data1
LUT
data2
data3
addnsub
(lab 宽)
时钟 (lab 宽)
ena (lab 宽)
aclr (lab 宽)
ald/前
CLRN
D
Q
ENA
ADATA
寄存器 chain
连接
LUT
LUT
LUT
carry-out1carry-out0
lab carry-在
carry-in0
carry-in1
(1)
sclear
(lab 宽)
sload
(lab 宽)
lut chain
连接
寄存器
chain 输出
行, column, 和
直接 link routing
行, column, 和
直接 link routing
local routing
aload
(lab 宽)
寄存器 反馈
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