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cyclone fpga 家族 数据 薄板 初步的 信息
各自 le’s 可编程序的 寄存器 能 是 配置 为 d, t, jk, 或者 sr
运作. 各自 寄存器 有 数据, 真实 异步的 加载 数据, 时钟,
时钟 使能, clear, 和 异步的 加载/preset 输入. global signals,
一般-目的 i/o 管脚, 或者 任何 内部的 逻辑 能 驱动 这 寄存器’s
时钟 和 clear 控制 信号. 也 一般-目的 i/o 管脚 或者
内部的 逻辑 能 驱动 这 时钟 使能, preset, 异步的 加载, 和
异步的 数据. 这 异步的 加载 数据 输入 comes 从 这
data3
输入 的 这 le. 为 combinatorial 功能, 这 lut 输出
bypasses 这 寄存器 和 驱动 直接地 至 这 le 输出.
各自 le 有 三 输出 那 驱动 这 local, 行, 和 column routing
resources. 这 lut 或者 寄存器 输出 能 驱动 这些 三 输出
independently. 二 le 输出 驱动 column 或者 行 和 直接 link
routing 连接 和 一个 驱动 local interconnect resources. 这个
准许 这 lut 至 驱动 一个 输出 当 这 寄存器 驱动 另一
输出. 这个 特性, called 寄存器 包装, 改进 设备 utilization
因为 这 设备 能 使用 这 寄存器 和 这 lut 为 unrelated
功能. 另一 特定的 包装 模式 准许 这 寄存器 输出 至
喂养 后面的 在 这 lut 的 这 一样 le 所以 那 这 寄存器 是 packed 和
它的 自己的 风扇-输出 lut. 这个 提供 另一 mechanism 为 改进
fitting. 这 le 能 也 驱动 输出 注册 和 unregistered 版本 的
这 lut 输出.
lut chain &放大; 寄存器 chain
在 增加 至 这 三 一般 routing 输出, 这 les 在里面 一个 lab
有 lut chain 和 寄存器 chain 输出. lut chain 连接 准许
luts 在里面 这 一样 lab 至 cascade 一起 为 宽 输入 功能.
寄存器 chain 输出 准许 寄存器 在里面 这 一样 lab 至 cascade
一起. 这 寄存器 chain 输出 准许 一个 lab 至 使用 luts 为 一个 单独的
combinatorial 函数 和 这 寄存器 至 是 使用 为 一个 unrelated 变换
寄存器 implementation. 这些 resources 速 向上 连接 在
labs 当 节省 local interconnect resources.看 “multitrack
interconnect” 在 页 17为 更多 信息 在 lut chain 和 寄存器
chain 连接.
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