PLL1705
PLL1706
SLES046A
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8月 2002
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修订 九月 2002
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表格 3. 抽样 发生率 和 系统 时钟 输出 发生率
抽样 频率 (khz) 抽样 比率 scko2 (mhz) scko3 (mhz)
32 标准 8.192 12.288
44.1 标准 11.2896 16.9344
48 标准 12.288 18.432
64 翻倍 16.384 24.576
88.2 翻倍 22.5792 33.8688
96 翻倍 24.576 36.864
回馈 时间 从 电源 在 (或者 应用 这 时钟 至 xt1) 至 scko 安排好 时间 是 典型地 3 ms. 延迟 时间 从
抽样 频率 改变 至 scko 安排好 是 200 ns 最大. 这个 时钟 瞬时 定时 是 不 同步 和 这
sckox 信号. 图示 10 illustrates scko 瞬时 定时 在 这 pll1706. 外部 缓存区 是 推荐 在 所有
输出 clocks 在 顺序 至 避免 degrading 这 jitter 效能 的 这 pll1705/6.
SCKO0
SCKO1
200 ns
SCKO2
SCKO3
ML
稳固的 时钟 转变 区域 稳固的
33.8688 mhz, 384 或者 768 的 44.1 khz
1
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2 clocks 的 mcko1,2
图示 10. 系统 时钟 瞬时 定时
电源-在 重置
这 pll1705/6 有 一个 内部的 电源-在 重置 电路. 这 模式 寄存器 的 pll1706 是 initialized 和 default settings 用
电源-在 重置. 全部地 这 重置 时期, 所有 时钟 输出 是 使能 和 这 default settings 之后 电源 向上 时间.
initialization 用 内部的 电源-在 重置 是 完毕 automatically 在 1024 主控 clocks 在 v
DD
> 2.0 v (典型值). 电源-在
重置 定时 是 显示 在 图示 11.
重置 重置 除去
1024 主控 clocks
V
DD
2.4 v
2.0 v
1.6 v
内部的 重置
主控 时钟
图示 11. 电源-在 重置 定时
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