S82433LX_集成电路资料查询网

82433LX82433NX
22 主要的 记忆 (dram) 接口 信号
信号 类型 描述
MD

310

ts
记忆 数据 BUS
MD

310

是 这 bi-directional 数据 线条 为 这 记忆 数据
bus 这 高 顺序 LBX (决定 在 重置 时间 使用 这 EOL 信号) 是 连接 至
这 记忆 数据 总线 MD

6348

和 MD

3116

lines 和 这 低 顺序 LBX 是
连接 至 这 记忆 数据 总线 MD

4732

和 MD

150

lines 这 MD

310

信号 驱动 数据 destined 为 也 这 host 数据 总线 或者 这 PCI bus 这 MD

310

信号 输入 数据 那 originated 从 也 这 host 数据 总线 或者 这 PCI bus 这些
管脚 包含 弱 内部的 拉-向上 resistors
MP

30

ts
记忆 PARITY
MP

30

是 这 bi-directional 字节 使能 parity 信号 为 这
记忆 数据 bus 这 低 顺序 parity 位 MP

0

corresponds 至 MD

70

当 这 高
顺序 parity 位 MP

3

corresponds 至 MD

3124

 这 MP

30

信号 是 parity 输出
在 写 循环 至 记忆 和 parity 输入 在 读 循环 从 memory 甚至
parity 是 supported 和 这 MP

30

信号 follow 这 一样 timings 作 MD

310

 这些
管脚 包含 弱 内部的 拉-向上 resistors
23 PCI 接口 信号
信号 类型 描述
AD

150

ts
地址 和 DATA
AD

150

是 bi-directional 数据 线条 为 这 PCI bus 这
AD

150

信号 样本 或者 驱动 这 地址 和 数据 在 这 PCI bus 这 高 顺序
LBX (决定 在 重置 时间 使用 这 EOL 信号) 是 连接 至 这 PCI 总线
AD

3116

lines 和 这 低 顺序 LBX 是 连接 至 这 PCI AD

150

lines
TRDY

在
目标 READY
TRDY

indicates 这 选择 (targeted) 设备的 能力 至 完全
这 电流 数据 阶段 的 这 总线 operation 为 正常的 operation TRDY

是 系
asserted low 当 这 TRDY

选项 是 使能 在 这 PCMC (为 零 wait-状态 PCI
burst 写) TRDY

应当 是 连接 至 这 PCI bus
24 PCMC 接口 信号
信号 类型 描述
HIG

40

在
HOST 接口 GROUP
这些 信号 是 驱动 从 这 PCMC 和 控制 这
host 接口 的 这 LBX 这 82433LX decodes 这 二进制的 模式 的 这些 线条 至
执行 29 唯一的 功能 (30 为 这 83433nx) 这些 信号 是 同步的 至 这
rising 边缘 的 HCLK
MIG

20

在
记忆 接口 GROUP
这些 信号 是 驱动 从 这 PCMC 和 控制
这 记忆 接口 的 这 LBX 这 LBX decodes 这 二进制的 模式 的 这些 线条 至
执行 7 唯一的 functions 这些 信号 是 同步的 至 这 rising 边缘 的 HCLK
PIG

30

在
PCI 接口 GROUP
这些 信号 是 驱动 从 这 PCMC 和 控制 这 PCI
接口 的 这 LBX 这 LBX decodes 这 二进制的 模式 的 这些 线条 至 执行 15
唯一的 functions 这些 信号 是 同步的 至 这 rising 边缘 的 HCLK
MDLE 在
记忆 数据 获得 ENABLE
在 CPU 读 从 DRAM 这 LBX 使用 一个
clocked 寄存器 至 转移 数据 从 这 MD

310

和 MP

30

线条 至 这 D

310

和
HP

30

lines MDLE 是 这 时钟 使能 为 这个 register 数据 是 clocked 在 这个 寄存器
当 MDLE 是 asserted 这 寄存器 retains 它的 电流 值 当 MDLE 是 negated
在 CPU 读 从 主要的 memory 这 LBX 触发-states 这 D

310

和 HP

30

线条
在 这 rising 边缘 的 MDLE 当 HIG

40

e
NOPC
DRVPCI 在
驱动 PCI BUS
这个 信号 使能 这 LBX 至 驱动 也 地址 或者 数据
信息 面向 这 PCI AD

150

lines
10

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82433LX82433NX 22 主要的记忆 (dram) 接口信号信号类型描述 MD  310  ts 记忆数据 BUS MD  310  是这 bi-directional 数据线条为这记忆数据 bus 这高顺序 LBX (决定在重置时间使用这 EOL 信号) 是连接至这记忆数据总线 MD  6348  和 MD  3116  lines 和这低顺序 LBX 是连接至这记忆数据总线 MD  4732  和 MD  150  lines 这 MD  310  信号驱动数据 destined 为也这 host 数据总线或者这 PCI bus 这 MD  310  信号输入数据那 originated 从也这 host 数据总线或者这 PCI bus 这些管脚包含弱内部的拉-向上 resistors MP  30  ts 记忆 PARITY MP  30  是这 bi-directional 字节使能 parity 信号为这记忆数据 bus 这低顺序 parity 位 MP  0  corresponds 至 MD  70  当这高顺序 parity 位 MP  3  corresponds 至 MD  3124   这 MP  30  信号是 parity 输出在写循环至记忆和 parity 输入在读循环从 memory 甚至 parity 是 supported 和这 MP  30  信号 follow 这一样 timings 作 MD  310   这些管脚包含弱内部的拉-向上 resistors 23 PCI 接口信号信号类型描述 AD  150  ts 地址和 DATA AD  150  是 bi-directional 数据线条为这 PCI bus 这 AD  150  信号样本或者驱动这地址和数据在这 PCI bus 这高顺序 LBX (决定在重置时间使用这 EOL 信号) 是连接至这 PCI 总线 AD  3116  lines 和这低顺序 LBX 是连接至这 PCI AD  150  lines TRDY  在目标 READY TRDY  indicates 这选择 (targeted) 设备的能力至完全这电流数据阶段的这总线 operation 为正常的 operation TRDY  是系 asserted low 当这 TRDY  选项是使能在这 PCMC (为零 wait-状态 PCI burst 写) TRDY  应当是连接至这 PCI bus 24 PCMC 接口信号信号类型描述 HIG  40  在 HOST 接口 GROUP 这些信号是驱动从这 PCMC 和控制这 host 接口的这 LBX 这 82433LX decodes 这二进制的模式的这些线条至执行 29 唯一的功能 (30 为这 83433nx) 这些信号是同步的至这 rising 边缘的 HCLK MIG  20  在记忆接口 GROUP 这些信号是驱动从这 PCMC 和控制这记忆接口的这 LBX 这 LBX decodes 这二进制的模式的这些线条至执行 7 唯一的 functions 这些信号是同步的至这 rising 边缘的 HCLK PIG  30  在 PCI 接口 GROUP 这些信号是驱动从这 PCMC 和控制这 PCI 接口的这 LBX 这 LBX decodes 这二进制的模式的这些线条至执行 15 唯一的 functions 这些信号是同步的至这 rising 边缘的 HCLK MDLE 在记忆数据获得 ENABLE 在 CPU 读从 DRAM 这 LBX 使用一个 clocked 寄存器至转移数据从这 MD  310  和 MP  30  线条至这 D  310  和 HP  30  lines MDLE 是这时钟使能为这个 register 数据是 clocked 在这个寄存器当 MDLE 是 asserted 这寄存器 retains 它的电流值当 MDLE 是 negated 在 CPU 读从主要的 memory 这 LBX 触发-states 这 D  310  和 HP  30  线条在这 rising 边缘的 MDLE 当 HIG  40  e NOPC DRVPCI 在驱动 PCI BUS 这个信号使能这 LBX 至驱动也地址或者数据信息面向这 PCI AD  150  lines 10

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