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82433LX82433NX
30 函数的 描述
31 LBX 邮递 和 Prefetch 缓存区
这个 部分 describes 这 five 写 posting 和
读 prefetching 缓存区 执行 在 这 LBX
这 discussion 在 这个 部分 谈及 至 这 运作
的 两个都 LBXs 在 这 system
311 cpu-至-记忆 POSTED 写
缓存区
这 写 缓存区 是 一个 queue 4 Qwords deep 它 负载
Qwords 从 这 CPU 和 stores Qwords 至 memo-
ry 它 是 4 Qwords 深的 至 accommodate 写-backs
从 这 第一 或者 第二 水平的 cache 它 是 有组织的
作 一个 简单的 FIFO Commands 驱动 在 这 HIG

40

线条 store Qwords 在 这 buffer 当 commands
在 这 MIG

20

线条 retire Qwords 从 这 buffer
当 retiring Qwords 至 memory 这 DRAM 控制-
ler 单位 的 这 PCMC 将 assert 这 适合的 MA
CAS

70


 和 我们

signals 这 PCMC keeps
追踪 的 fullempty states 状态 的 这 数据 和
address
字节 parity 为 数据 至 是 写 至 记忆 是 也
propagated 从 这 host 总线 或者 发生 用 这
LBX 这 LBX 发生 parity 为 数据 从 这
第二 水平的 cache 当 这 第二 水平的 cache
做 不 执行 parity
312 pci-至-记忆 POSTED 写 缓存区
这 缓存区 是 有组织的 作 2 缓存区 (4 Dwords
各自) 那里 是 一个 地址 存储 寄存器 为 各自
buffer 当 一个 地址 是 贮存 一个 的 这 二
缓存区 是 allocated 和 subsequent Dwords 的 数据
是 贮存 beginning 在 这 第一 location 在 那 buff-
er 缓存区 是 retired 至 记忆 strictly 在 order
Qword 在 一个 time
Commands 驱动 在 这 PIG

30

线条 邮递 ad-
dresses 和 数据 在 这 buffer Commands 驱动
在 HIG

40

结果 在 地址 正在 驱动 在 这
host 地址 bus Commands 驱动 在 MIG

20

结果 在 数据 正在 retired 至 DRAM
为 具体情况 在哪里 这 地址 targeted 用 这 第一
Dword 是 odd ie 一个

2

e
1 和 这 数据 是 贮存 在
一个 甚至 location 在 这 buffer 这 LBX correctly
aligns 这 Dword 当 retiring 这 数据 至 DRAM 在
其它 words 这 缓存区 是 有能力 的 retiring 一个 Qword
至 记忆 在哪里 这 数据 在 这 缓存区 是 shifted 用
1 Dword (dword 是 位置 0 shifted 至 1 1 shifted
至 2 etc) 这 DRAM 控制 的 这 PCMC asserts
这 准确无误的 CAS

70


信号 取决于 在 这 PCI
CBE

30


信号 贮存 在 这 PCMC 为 那
Dword
这 终止 的 线条 (eol) 信号 是 使用 至 阻止 PCI
主控 写 从 bursting past 这 cache 线条
boundary 这 设备 那 提供 ‘‘warning’’ 至 这
PCMC 是 这 低 顺序 LBX 这个 设备 包含 这
PCI 主控 写 低 顺序 地址 位 需要 至
决定 如何 许多 Dwords 是 left 至 这 终止 的
这 line Consequently 这 LBX 协议 使用 这
EOL 信号 从 这 低 顺序 LBX 至 提供 这个
‘‘end-的-线条’’ 警告 至 这 PCMC 所以 那 它 将
retry 一个 PCI 主控 写 当 它 bursts past 这
cache 线条 boundary 这个 协议 是 描述 全部地
在 部分 336
这 LBX calculates Dword parity 在 PCI 写 data
sending 这 恰当的 值 至 这 PCMC 在 PPOUT
这 LBX 发生 字节 parity 在 这 MP 信号 为
writing 在 DRAM
313 pci-至-记忆 读 PREFETCH
缓存区
这个 缓存区 是 有组织的 作 一个 线条 缓存区 (4 qwords)
为 burst transfers 至 PCI 这 数据 是 transferred 在
这 缓存区 一个 Qword 在 一个 时间 和 读 输出 一个 Dword 在
一个 time 这 LBX 然后 effectively decouples 这
记忆 读 比率 从 这 PCI 比率 至 增加 con-
currence
各自 新 transaction begins 用 storing 这 第一
Dword 在 这 第一 location 在 这 buffer 这 开始
Dword 为 读 数据 输出 的 这 缓存区 面向 PCI
必须 是 指定 在里面 一个 Qword boundary 那 是
这 第一 要求 Dword 在 PCI 可以 是 一个 甚至
或者 odd Dword 如果 这 snoop 为 一个 PCI 主控 读
结果 在 一个 写-后面的 从 第一 或者 第二 水平的
caches 这个 写 后面的 是 sent 直接地 至 PCI 和
主要的 memory 这 下列的 二 paragraphs de-
scribe 这个 处理 为 cache 线条 写-backs
自从 这 写-后面的 数据 从 L1 是 在 直线的 order
writing 在 这 缓存区 是 straightforward 仅有的 那些
Qwords 至 是 transferred 在 PCI 是 latched 在
这 pci-至-记忆 读 buffer 为 example 如果 这
地址 targeted 用 PCI 是 在 这 3rd 或者 4th Qword 在
这 line 这 第一 2 Qwords 的 写 后面的 数据 是
discarded 和 不 写 在 这 读 buffer 这
primary cache 写-后面的 必须 总是 是 写
12

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82433LX82433NX 30 函数的描述 31 LBX 邮递和 Prefetch 缓存区这个部分 describes 这 five 写 posting 和读 prefetching 缓存区执行在这 LBX 这 discussion 在这个部分谈及至这运作的两个都 LBXs 在这 system 311 cpu-至-记忆 POSTED 写缓存区这写缓存区是一个 queue 4 Qwords deep 它负载 Qwords 从这 CPU 和 stores Qwords 至 memo- ry 它是 4 Qwords 深的至 accommodate 写-backs 从这第一或者第二水平的 cache 它是有组织的作一个简单的 FIFO Commands 驱动在这 HIG  40  线条 store Qwords 在这 buffer 当 commands 在这 MIG  20  线条 retire Qwords 从这 buffer 当 retiring Qwords 至 memory 这 DRAM 控制- ler 单位的这 PCMC 将 assert 这适合的 MA CAS  70    和我们  signals 这 PCMC keeps 追踪的 fullempty states 状态的这数据和 address 字节 parity 为数据至是写至记忆是也 propagated 从这 host 总线或者发生用这 LBX 这 LBX 发生 parity 为数据从这第二水平的 cache 当这第二水平的 cache 做不执行 parity 312 pci-至-记忆 POSTED 写缓存区这缓存区是有组织的作 2 缓存区 (4 Dwords 各自) 那里是一个地址存储寄存器为各自 buffer 当一个地址是贮存一个的这二缓存区是 allocated 和 subsequent Dwords 的数据是贮存 beginning 在这第一 location 在那 buff- er 缓存区是 retired 至记忆 strictly 在 order Qword 在一个 time Commands 驱动在这 PIG  30  线条邮递 ad- dresses 和数据在这 buffer Commands 驱动在 HIG  40  结果在地址正在驱动在这 host 地址 bus Commands 驱动在 MIG  20  结果在数据正在 retired 至 DRAM 为具体情况在哪里这地址 targeted 用这第一 Dword 是 odd ie 一个  2  e 1 和这数据是贮存在一个甚至 location 在这 buffer 这 LBX correctly aligns 这 Dword 当 retiring 这数据至 DRAM 在其它 words 这缓存区是有能力的 retiring 一个 Qword 至记忆在哪里这数据在这缓存区是 shifted 用 1 Dword (dword 是位置 0 shifted 至 1 1 shifted 至 2 etc) 这 DRAM 控制的这 PCMC asserts 这准确无误的 CAS  70   信号取决于在这 PCI CBE  30   信号贮存在这 PCMC 为那 Dword 这终止的线条 (eol) 信号是使用至阻止 PCI 主控写从 bursting past 这 cache 线条 boundary 这设备那提供 ‘‘warning’’ 至这 PCMC 是这低顺序 LBX 这个设备包含这 PCI 主控写低顺序地址位需要至决定如何许多 Dwords 是 left 至这终止的这 line Consequently 这 LBX 协议使用这 EOL 信号从这低顺序 LBX 至提供这个 ‘‘end-的-线条’’ 警告至这 PCMC 所以那它将 retry 一个 PCI 主控写当它 bursts past 这 cache 线条 boundary 这个协议是描述全部地在部分 336 这 LBX calculates Dword parity 在 PCI 写 data sending 这恰当的值至这 PCMC 在 PPOUT 这 LBX 发生字节 parity 在这 MP 信号为 writing 在 DRAM 313 pci-至-记忆读 PREFETCH 缓存区这个缓存区是有组织的作一个线条缓存区 (4 qwords) 为 burst transfers 至 PCI 这数据是 transferred 在这缓存区一个 Qword 在一个时间和读输出一个 Dword 在一个 time 这 LBX 然后 effectively decouples 这记忆读比率从这 PCI 比率至增加 con- currence 各自新 transaction begins 用 storing 这第一 Dword 在这第一 location 在这 buffer 这开始 Dword 为读数据输出的这缓存区面向 PCI 必须是指定在里面一个 Qword boundary 那是这第一要求 Dword 在 PCI 可以是一个甚至或者 odd Dword 如果这 snoop 为一个 PCI 主控读结果在一个写-后面的从第一或者第二水平的 caches 这个写后面的是 sent 直接地至 PCI 和主要的 memory 这下列的二 paragraphs de- scribe 这个处理为 cache 线条写-backs 自从这写-后面的数据从 L1 是在直线的 order writing 在这缓存区是 straightforward 仅有的那些 Qwords 至是 transferred 在 PCI 是 latched 在这 pci-至-记忆读 buffer 为 example 如果这地址 targeted 用 PCI 是在这 3rd 或者 4th Qword 在这 line 这第一 2 Qwords 的写后面的数据是 discarded 和不写在这读 buffer 这 primary cache 写-后面的必须总是是写 12

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