TS80C186EB13_集成电路资料查询网

80C186EB80C188EB 80L186EB80L188EB
表格 3 管脚 描述
(持续)
管脚 管脚 输入 输出
描述
名字 类型 类型 States
A1816 IO 一个(l) h(z) 这些 管脚 提供 多路复用
地址
在 这 地址
阶段 的 这 总线 cycle 地址 位 16 通过 19 是 提交
A19ONCE
r(wh)
在 这些 管脚 和 能 是 latched 使用 ALE 这些 管脚 是
(a15a8) p(x)
驱动 至 一个 逻辑 0 在 这 数据 阶段 的 这 总线 cycle 在 这
(a1816)
80C188EB A15–A8 提供 有效的 地址 信息 为 这
(a19once)
全部 总线 cycle 在 一个 处理器 重置 (resin
起作用的) A19
ONCE
是 使用 至 使能 ONCE mode A1816 必须 不 是 驱动
低 在 重置 或者 improper 运作 将 result
S20 O  h(z) 总线 循环
状态
是 encoded 在 这些 管脚 至 提供 总线
transaction information S20
是 encoded 作 follows
r(z)
p(1)
S2
S1 S0 总线 循环 Initiated
0 0 0 中断 Acknowledge
0 0 1 读 IO
0 1 0 写 IO
0 1 1 处理器 HALT
1 0 0 Queue 操作指南 Fetch
1 0 1 读 记忆
1 1 0 写 记忆
1 1 1 被动的 (非 总线 activity)
ALE O  h(0)
地址 获得 使能
输出 是 使用 至 strobe 地址
信息 在 一个 transparent 类型 获得 在 这 地址 阶段
r(0)
的 这 总线 cycle
p(0)
BHE O  h(z)
字节 高 使能
输出 至 表明 那 这 总线 循环 在 progress
是 transferring 数据 在 这 upper half 的 这 数据 bus BHE
和
(rfsh
) r(z)
A0 有 这 下列的 logical encoding
p(x)
A0 BHE Encoding
(为 这 80C186EB80L186EB 仅有的)
0 0 文字 转移
0 1 甚至 字节 转移
1 0 Odd 字节 转移
1 1 Refresh 运作
在 这 80C188EB80L188EB RFSH 是 asserted 低 至 表明 一个
refresh 总线 cycle
RD O  h(z)
读
输出 信号 那 这 accessed 记忆 或者 IO 设备
必须 驱动 数据 信息 面向 这 数据 bus
r(z)
p(1)
WR O  h(z)
写
输出 信号 那 数据 有 在 这 数据 总线 是 至 是
写 在 这 accessed 记忆 或者 IO device
r(z)
p(1)
准备好 I 一个(l) 
准备好
输入 至 信号 这 completion 的 一个 总线 cycle 准备好
必须 是 起作用的 至 terminate 任何 总线 cycle 除非 它 是 ignored 用
s(l)
correctly 程序编制 这 碎片-选择 Unit
DEN O  h(z)
数据 使能
输出 至 控制 这 使能 的 bi-directional
transceivers 在 一个 缓冲 system DEN
是 起作用的 仅有的 当 数据 是
r(z)
至 是 transferred 在 这 bus
p(1)
NOTE
管脚 names 在 parentheses 应用 至 这 80C188EB80L188EB
11

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80C186EB80C188EB 80L186EB80L188EB 表格 3 管脚描述 (持续) 管脚管脚输入输出描述名字类型类型 States A1816 IO 一个(l) h(z) 这些管脚提供多路复用地址在这地址阶段的这总线 cycle 地址位 16 通过 19 是提交 A19ONCE r(wh) 在这些管脚和能是 latched 使用 ALE 这些管脚是 (a15a8) p(x) 驱动至一个逻辑 0 在这数据阶段的这总线 cycle 在这 (a1816) 80C188EB A15–A8 提供有效的地址信息为这 (a19once) 全部总线 cycle 在一个处理器重置 (resin 起作用的) A19 ONCE 是使用至使能 ONCE mode A1816 必须不是驱动低在重置或者 improper 运作将 result S20 O  h(z) 总线循环状态是 encoded 在这些管脚至提供总线 transaction information S20 是 encoded 作 follows r(z) p(1) S2 S1 S0 总线循环 Initiated 0 0 0 中断 Acknowledge 0 0 1 读 IO 0 1 0 写 IO 0 1 1 处理器 HALT 1 0 0 Queue 操作指南 Fetch 1 0 1 读记忆 1 1 0 写记忆 1 1 1 被动的 (非总线 activity) ALE O  h(0) 地址获得使能输出是使用至 strobe 地址信息在一个 transparent 类型获得在这地址阶段 r(0) 的这总线 cycle p(0) BHE O  h(z) 字节高使能输出至表明那这总线循环在 progress 是 transferring 数据在这 upper half 的这数据 bus BHE 和 (rfsh ) r(z) A0 有这下列的 logical encoding p(x) A0 BHE Encoding (为这 80C186EB80L186EB 仅有的) 0 0 文字转移 0 1 甚至字节转移 1 0 Odd 字节转移 1 1 Refresh 运作在这 80C188EB80L188EB RFSH 是 asserted 低至表明一个 refresh 总线 cycle RD O  h(z) 读输出信号那这 accessed 记忆或者 IO 设备必须驱动数据信息面向这数据 bus r(z) p(1) WR O  h(z) 写输出信号那数据有在这数据总线是至是写在这 accessed 记忆或者 IO device r(z) p(1) 准备好 I 一个(l)  准备好输入至信号这 completion 的一个总线 cycle 准备好必须是起作用的至 terminate 任何总线 cycle 除非它是 ignored 用 s(l) correctly 程序编制这碎片-选择 Unit DEN O  h(z) 数据使能输出至控制这使能的 bi-directional transceivers 在一个缓冲 system DEN 是起作用的仅有的当数据是 r(z) 至是 transferred 在这 bus p(1) NOTE 管脚 names 在 parentheses 应用至这 80C188EB80L188EB 11

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