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资料编号:700758
 
资料名称:W144
 
文件大小: 155.89K
   
说明
 
介绍:
440BX AGPset Spread Spectrum Frequency Synthesizer
 
 


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本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个
W144
初步的
3
Overview
这 w144 是 开发 作 一个 单独的-碎片 设备 至 满足 这
clocking needs 的 这 intel 440bx agpset. 在 增加 至 这
典型 输出 提供 用 标准 100-mhz 440bx
ftgs,
这 w144 adds 一个 thirteen 输出 缓存区, 支承的 sdram
dimm modules 在 conjunction 和 这 chipset.
Cypress
s 专卖的 展开 spectrum 频率 综合
技巧 是 一个 特性 的 这 cpu 和 pci 输出. 当 en-
abled, 这个 特性 减少 这 顶峰 emi 度量 的 不
仅有的 这 输出 信号 和 它们的 和声学, 但是 也 的 任何
其它 时钟 信号 那 是 合适的 同步 至 它们.
函数的 描述
i/o 管脚 运作
管脚 7, 8, 25, 26, 和 46 是 dual-purpose l/o pins. 在之上 pow-
er-向上 这些 管脚 act 作 逻辑 输入, 准许 这 determination
的 assigned 设备 功能. 一个 短的 时间 之后 电源-向上, 这
逻辑 状态 的 各自 管脚 是 latched 和 这 管脚 变为 时钟
输出. 这个 特性 减少 设备 管脚 计数 用 结合
时钟 输出 和 输入 选择 管脚.
一个 外部 10-k
strapping
电阻 是 连接 在
这 l/o 管脚 和 地面 或者 v
DD
. 连接 至 地面 sets 一个
获得 至
0,
连接 至 v
DD
sets 一个 获得 至
1.
图示 1
图示 2
显示 二 建议的 方法 为 strapping 电阻
连接.
在之上 w144 电源 向上, 这 第一 2 ms 的 运作 是 使用 为
输入 逻辑 选择. 在 这个 时期, 这 five i/o 管脚 (7, 8,
25, 26, 46) 是 三-陈述, 准许 这 输出 strapping re-
sistor 在 这 l/o 管脚 至 拉 这 管脚 和 它们的 有关联的 ca-
pacitive 时钟 加载 至 也 一个 逻辑 高 或者 低 状态. 在 这
终止 的 这 2ms 时期, 这 established 逻辑
0
或者
1
情况
的 这 l/o 管脚 是 latched. next 这 输出 缓存区 是 使能 con-
verting 这 l/o 管脚 在 运行 时钟 输出. 这 2-ms tim-
er 开始 当 vdd reaches 2.0v. 这 输入 位 能 仅有的 是
重置 用 turning vdd 止 和 然后 后面的 在 又一次.
它 应当 是 指出 那 这 strapping 电阻器 有 非 signifi-
cant 效应 在 时钟 输出 信号 integrity. 这 驱动 imped-
ance 的 时钟 输出 是 <40
(名义上的) 这个 是 minimally
影响 用 这 10-k
strap 至 地面 或者 v
DD
. 作 和 这 se-
ries 末端 电阻, 这 输出 strapping 电阻 应当
是 放置 作 关闭 至 这 l/o 管脚 作 可能 在 顺序 至 保持
这 interconnecting 查出 短的. 这 查出 从 这 电阻 至
地面 或者 v
DD
应当 是 保持 较少 比 二 英寸 在 长度 至
阻止 系统 噪音 连接 在 输入 逻辑 抽样.
当 这 时钟 输出 是 使能 下列的 这 2-ms 输入
时期, 这 指定 输出 频率 是 delivered 在 这 管脚,
假设 那 v
DD
有 stabilized. 如果 v
DD
有 不 还 reached
全部 值, 输出 频率 initially 将 是 在下 目标 但是 将
增加 至 目标 once v
DD
电压 有 stabilized. 在 也
情况, 一个 短的 输出 时钟 循环 将 是 生产 从 这
cpu 时钟 输出 当 这 输出 是 使能.
电源-在
重置
计时器
输出 三-状态
数据
获得
支撑
QD
W144
V
DD
时钟 加载
10 k
输出
缓存区
(加载 选项 1)
10 k
(加载 选项 0)
输出
输出 strapping 电阻
序列 期ination 电阻
电源-在
重置
计时器
输出 三-状态
数据
获得
支撑
QD
W144
V
DD
时钟 加载
R
10 k
输出
缓存区
输出
输出 strapping 电阻
序列 末端 电阻
跳越者 选项
电阻 值 r
图示 2. 输入 逻辑 选择 通过 跳越者 选项
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