CD54HC192F3A_集成电路资料查询网

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图示 7. 设置-向上 和 支撑 时间 数据 至 并行的 加载 (pl)
图示 8. 倾泻 向上/向下 计数器 和 并行的 加载
便条: illegal states 在 bcd counters corrected 在 一个 计数. 便条: illegal states 在 bcd counters corrected 在 一个 或者 二 counts.
图示 9. ’hc192, ’HCT193 状态 图解
测试 电路 和 波形
(持续)
输入 水平的
输入 水平的
q = p
V
S
t
H
t
SU
(l)
q = p
Q
n
PL
Pn
t
SU
(h)
V
S
V
S
t
H
P0 P1 P2 P3
TCU
TCD
MR
Q
0
Q
1
Q
2
Q
3
CPU
CPD
PL
向上 时钟
向下 时钟
异步的,
并行的 加载
重置
输出
CARRY
BORROW
数据 输入
P0 P1 P2 P3
TCU
TCD
MR
Q
0
Q
1
Q
2
Q
3
CPU
CPD
PL
234
5
6
7
89101112
13
14
15
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计数 向上
234
5
6
7
89101112
13
14
15
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计数 向下

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10 图示 7. 设置-向上和支撑时间数据至并行的加载 (pl) 图示 8. 倾泻向上/向下计数器和并行的加载便条: illegal states 在 bcd counters corrected 在一个计数. 便条: illegal states 在 bcd counters corrected 在一个或者二 counts. 图示 9. ’hc192, ’HCT193 状态图解测试电路和波形 (持续) 输入水平的输入水平的 q = p V S t H t SU (l) q = p Q n PL Pn t SU (h) V S V S t H P0 P1 P2 P3 TCU TCD MR Q 0 Q 1 Q 2 Q 3 CPU CPD PL 向上时钟向下时钟异步的, 并行的加载重置输出 CARRY BORROW 数据输入 P0 P1 P2 P3 TCU TCD MR Q 0 Q 1 Q 2 Q 3 CPU CPD PL 234 5 6 7 89101112 13 14 15 10 计数向上 234 5 6 7 89101112 13 14 15 10 计数向下

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