z80180/z8s180/z8l180
增强 z180 微处理器 Zilog
1-12
p r e l i m i n 一个 r y
DS971800401
ARCHITECTURE
这 z180
®
结合 一个 高-效能 cpu 核心 和 一个
多样性 的 系统 和 i/o resources 有用的 在 一个 broad
范围 的 产品. 这 cpu 核心 组成 的 five func-
tional blocks: 时钟 发生器, 总线 状态 控制, inter-
rupt 控制, 记忆 管理 单位 (mmu), 和 这
central 处理 单位 (cpu). 这 整体的 i/o resourc-
es 制造 向上 这 remaining 四 函数 blocks: 直接
记忆 进入 (dma) 控制 (2 途径), asynchro-
nous 串行 交流 接口 (asci, 2 途径)
可编程序的 再装填 计时器 (prt, 2 途径), 和 一个
时钟 串行 i/o (csio) 频道.
时钟 发生器.
发生 系统 时钟 从 一个 exter-
nal 结晶 或者 时钟 输入. 这 外部 时钟 是 分隔 用
二 或者 一个 和 提供 至 两个都 内部的 和 外部 de-
vices.
总线 状态 控制.
这个 逻辑 执行 所有 的 这 状态
和 总线 控制 activity 有关联的 和 两个都 这 cpu 和
一些 在-碎片 peripherals. 这个 包含 wait-状态 定时,
重置 循环, dram refresh, 和 dma 总线 exchanges.
中断 控制.
这个 逻辑 monitors 和 prioritizes
这 多样性 的 内部的 和 外部 中断 和 traps 至
提供 这 准确无误的 responses 从 这 cpu. 至 维持
兼容性 和 这 z80
®
cpu, 三 不同的 中断
模式 是 supported.
记忆 管理 单位.
这 mmu 准许 这 用户 至
“map” 这 记忆 使用 用 这 cpu (logically 仅有的 64kb)
在 这 1 mb 寻址 范围 supported 用 这
z80180/z8s180/z8l180. 这 organization 的 这 mmu
物体 代号 维持 兼容性 和 这 z80 cpu,
当 offering 进入 至 一个 扩展 记忆 空间. 这个
是 accomplished 用 使用 一个 有效的 “common 范围-
banked area” scheme.
central 处理 单位.
这 cpu 是 microcoded 至 pro-
vide 一个 核心 那 是 物体-代号 兼容 和 这 z80
cpu. 它 也 提供 一个 superset 的 这 z80 操作指南 设置,
包含 8-位 乘以. 这 核心 有 被 修改 至 al-
低 许多 的 这 说明 至 execute 在 更少的 时钟 cy-
cles.
dma 控制.
这 dma 控制 提供 高 速
transfers 在 记忆 和 i/o 设备. 转移 运算-
erations supported 是 记忆-至-记忆, 记忆
至/从 i/o, 和 i/o-至-i/o. 转移 模式 supported 是
要求, burst, 和 循环 steal. dma transfers 能 进入
这 全部 1 mb 地址 范围 和 一个 块 长度 向上 至 64
kb, 和 能 交叉 在 64k boundaries.
异步的 串行 交流 接口 (作-
ci).
这 asci 逻辑 提供 二 单独的 全部-duplex
uarts. 各自 频道 包含 一个 可编程序的 波特 比率
发生器 和 modem 控制 信号. 这 asci 途径
能 也 支持 一个 multiprocessor 交流 format
作 好 作 破裂 发现 和 一代.
可编程序的 再装填 计时器 (prt).
这个 逻辑 组成
的 二 独立的 途径, 各自 containing 一个 16-位 计数器
(计时器) 和 计数 再装填 寄存器. 这 时间 根基 为 这
counters 是 获得 从 这 系统 时钟 (分隔 用 20)
在之前 reaching 这 计数器. prt 频道 1 提供 一个
optional 输出 至 准许 为 波形 一代.
: 点此下载
