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xc5200 序列 地方 可编程序的 门 arrays
7-96 十一月 5, 1998 (版本 5.2)
部分 span 这 宽度 和 height 的 这 碎片,
各自.
二 低-skew horizontal 和 vertical unidirectional glo-
bal-线条 部分 span 各自 行 和 column 的 这 碎片,
各自.
单独的- 和 翻倍-长度 线条
这 单独的- 和 翻倍-长度 双向的 线条 部分
制造 向上 这 大(量) 的 这 routing 途径. 这 dou-
ble-长度 线条 hop 横过 每 其它 clb 至 减少 这
传播 延迟 在 速-核心的 nets. regenerating 这
信号 力量 是 推荐 之后 traversing 三 或者
四 此类 部分. xilinx 放置-和-route 软件 自动-
matically connects 缓存区 在 这 path 的 这 信号 作 nec-
essary. 单独的- 和 翻倍-长度 线条 不能 驱动 面向
longlines 和 global 线条; longlines 和 global 线条 能,
不管怎样, 驱动 面向 单独的- 和 翻倍-长度 线条. 作 一个
一般 rule, longline 和 global-线条 连接 至 这
一般 routing 矩阵变换 是 unidirectional, 和 这 信号
方向 从 这些 线条 对着 这 routing 矩阵变换.
Longlines
longlines 是 使用 为 高-风扇-输出 信号, 3-状态 busses,
低-skew nets, 和 faraway destinations. 行 和 column
splitter pips 在 这 middle 的 这 排列 effectively 翻倍 这
总的 号码 的 longlines 用 用电气 dividing 它们 在
二 separated half-线条. longlines 是 驱动 用 这
3-状态 缓存区 在 各自 clb, 和 是 驱动 用 类似的 buff-
ers 在 这 periphery 的 这 排列 从 这 versaring i/o
接口.
总线-朝向 设计 是 容易地 执行 用 使用 lon-
glines 在 conjunction 和 这 3-状态 缓存区 在 这 clb 和
在 这 versaring. additionally, 弱 keeper cells 在 这
periphery retain 这 last 有效的 逻辑 水平的 在 这 longlines
当 所有 缓存区 是 在 3-状态 模式.
longlines 连接 至 这 单独的-长度 或者 翻倍-长度
线条, 或者 至 这 逻辑 inside 这 clb, 通过 这 一般
routing 矩阵变换. 这 仅有的 manner 在 这个 一个 longline 能
是 驱动 是 通过 这 四 3-状态 缓存区; 因此, 一个
longline-至-longline 或者 单独的-线条-至-longline 连接
通过 pips 在 这 一般 routing 矩阵变换 是 不 可能.
又一次, 作 一个 一般 rule, 长- 和 global-线条 连接
至 这 一般 routing 矩阵变换 是 unidirectional, 和 这
信号 方向 从 这些 线条 对着 这 routing 矩阵变换.
这 xc5200 家族 有 非 拉-ups 在 这 ends 的 这 lon-
glines sourced 用 tbufs, 不像 这 xc4000 序列. con-
sequently, 连线的 功能 (i.e., wand 和 worand) 和
宽 multiplexing 功能 需要 拉-ups 为 未阐明的
states (i.e., 总线 产品) 必须 是 执行 在 一个 dif-
ferent 方法. 在 这 情况 的 这 连线的 功能, 这 一样
符合实际 能 是 达到 用 带去 有利因素 的 这
carry/cascade 逻辑 描述 在之上, implementing 一个 宽
逻辑 函数 在 放置 的 这 连线的 函数. 在 这 情况 的
3-状态 总线 产品, 这 用户 必须 insure 那 所有 states
的 这 multiplexing 函数 是 定义. 这个 处理 是 作
简单的 作 adding 一个 额外的 tbuf 至 驱动 这 总线 高
当 这 先前 未阐明的 states 是 使活动.
global 线条
global 缓存区 在 xilinx fpgas 是 特定的 缓存区 那 驱动
一个 专心致志的 routing 网络 called global 线条, 作 显示
在 图示 16. 这个 网络 是 将 为 高-输出
clocks 或者 其它 控制 信号, 至 maximize 速 和 最小值-
imize skewing 当 distributing 这 信号 至 许多 负载.
这 xc5200 家族 有 一个 总的 的 四 global 缓存区 (bufg
标识 在 这 库), 各自 和 它的 自己的 专心致志的 routing
频道. 二 是 distributed vertically 和 二 horizontally
全部地 这 fpga.
这 global 线条 提供 直接 输入 仅有的 至 这 clb 时钟
管脚. 这 global 线条 也 连接 至 这 一般 routing
矩阵变换 至 提供 进入 从 这些 线条 至 这 函数
发生器 和 其它 控制 信号.
四 时钟 输入 焊盘 在 这 corners 的 这 碎片, 作 显示
在图示 16, 提供 一个 高-速, 低-skew 时钟 网络
至 各自 的 这 四 global-线条 缓存区. 在 增加 至 这 ded-
icated 垫子, 这 global 线条 能 是 sourced 用 内部的
逻辑. pips 从 一些 routing 途径 在里面 这 ver-
saring 能 也 是 配置 至 驱动 这 global-线条 buff-
ers.
详细信息 的 所有 这 可编程序的 interconnect 为 一个 clb 是
显示 在图示 17.
图示 16: global 线条
GCK1
GCK4
GCK3
GCK2
X5704
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