ad1890/ad1891
rev. 0
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样本 时钟 jitter 拒绝
这 循环 过滤 安排好 时间 也 affects 这 能力 的 这
ad1890/ad1891 asrcs 至 reject 样本 时钟 jitter, 自从 这
控制 循环 effectively computes 一个 时间 weighted 平均 或者
“estimated” 新 输出 的 许多 past 输入 和 输出 时钟
events. 这个 第一 顺序 低 通过 过滤 的 这 样本 时钟
比率 提供 这 ad1890/ad1891 和 它们的 jitter 拒绝
典型的. 在 这 慢 安排好 模式, 这 ad1890/ad1891
attenuate jitter 发生率 高等级的 比 3 hz (
≈
800 ms 为 这
控制 循环 至 settle 至 一个 18-位 “pure” sine 波), 和 因此
reject 所有 但是 这 大多数 severe 样本 时钟 jitter; 效能 是
essentially 限制 仅有的 用 这 fir 过滤. 在 这 快 安排好
模式, 这 asrcs attenuate jitter 组件 在之上 12 hz
(
≈
200 ms 为 这 控制 循环 至 settle). 预定的 至 这 影响 的
在-碎片 同步 的 这 样本 clocks 至 这 16 mhz
(62.5 ns) mclk 主控 时钟, 样本 时钟 jitter 必须 是 一个
大 percentage 的 这 mclk 时期 (>10 ns) 在之前 perfor-
mance degrades 在 也 这 慢 或者 快 安排好 模式. 便条
那 自从 两个都 past 输入 和 past 输出 clocks 是 使用 至
计算 这 filtered “current” 内部的 输出 时钟 要求, jit-
ter 在 两个都 这 输入 样本 时钟 和 这 输出 样本 时钟
是 rejected equally. 在 summary: 这 快 安排好 模式 是 最好的 为
产品 当 这 样本 比率 将 是 dynamically 改变
(e.g., varispeed situations) 当 这 慢 安排好 模式 提供
这 大多数 样本 时钟 jitter 拒绝.
时钟 jitter 能 是 modeled 作 一个 频率 调制 处理.
图示 7 显示 一个 此类 模型, 在哪里 一个 噪音 源 联合的
和 一个 sine 波 源 modulates 这 “carrier” 频率 gen-
erated 用 一个 电压 控制 振荡器.
噪音 源
VCO
数字的
输出
相似物 在
模数转换器
电压
源
Σ
噪音
波形
SINE
波
图示 7. 时钟 jitter modeled 作 一个 modulated vco
如果 这 jittered 输出 的 这 vco 是 使用 至 时钟 一个 相似物-至-
数字的 转换器, 这 数字的 输出 的 这 模数转换器 将 是 contami-
nated 用 这 存在 的 jitter. 如果 这 噪音 源 是 spectrally
flat (i.e., “white” jitter), 然后 一个 fft 的 这 模数转换器 数字的 输出
将 显示 一个 spectrum 和 一个 uniform 噪音 floor 这个 是 el-
evated 对照的 至 这 spectrum 和 这 噪音 源 转变
止. 如果 这 噪音 源 有 distinct 频率 组件 (i.e.,
“correlated” jitter), 然后 一个 fft 的 这 模数转换器 数字的 输出
将 显示 对称的 sidebands 周围 这 模数转换器 输入 sig-
nal, 在 amplitudes 和 发生率 决定 用 频率
调制 theory. 一个 notable 结果 是 那 这 水平的 的 这
噪音 或者 这 sidebands 是 均衡的 至 这 斜度 的 这 输入
信号, i.e., 这 worst 情况 occurs 在 这 最高的 频率 全部-
规模 输入 (一个 全部-规模 20 khz sinusoid).
这 ad1890/ad1891 应用 拒绝 至 这些 jitter 频率
组件 关联 至 这 输入 信号. 在 其它 words, 如果 一个
5 khz 数字的 sinusoid 是 应用 至 这 asrc, 取决于 在 这
安排好 模式 选择, 这 asrc 将 attenuate 样本 时钟
jitter 在 也 3 hz 在之上 和 在下 5 khz (慢 安排好) 或者
12 hz 在之上 和 在下 5 khz (快 安排好). 这 rolloff 是 6 db
每 octave. 作 一个 例子, 假定 那里 是 correlated jitter
呈现 在 这 输入 样本 时钟 和 一个 1 khz 组件,
有关联的 和 这 一样 5 khz sinusoidal 输入 数据. 这个
将 生产 sidebands 在 4 khz 和 6 khz, 3 khz 和
7 khz, 等., 和 amplitudes 那 decrease 作 它们 move away
从 这 输入 信号 频率. 为 这 慢 安排好 模式
情况, 1 khz 代表 更多 比 nine octaves (相关的 至
3 hz), 所以 这 第一 二 sideband pairs 将 是 attenuated 用
更多 比 54 db. 为 这 快 安排好 模式 情况, 1 khz repre-
sents 更多 比 七 octaves (相关的 至 12 hz), 所以 那 这
第一 二 sideband pairs 将 是 attenuated 用 更多 比
42 db. 这 第二 和 高等级的 sideband pairs 是 attenuated
甚至 更多 因为 它们 是 排列 更远 从 这 输入 信号
频率.
组 延迟 模式
这 其它 参数 那 确定 这 likelihood 的 先进先出 在-
放 overflow 或者 输出 underflow 是 这 先进先出 depth. 这个 是 这
参数 那 是 选择 用 这 gpdlys 管脚 (ad1890 仅有的;
这个 管脚 是 一个 非 连接 为 这 ad1891). 这 drawback 和
增加 这 先进先出 depth 是 增加 这 设备的 整体的
组 延迟, 但是 大多数 产品 是 insensitive 至 一个 小 在-
crease 在 组 延迟. [this 先进先出-induced 组 延迟 是 更好的
termed 运输 延迟, 自从 它 是 频率 独立, 和
应当 是 保持 conceptually distinct 从 这 notion 的 组
延迟 作 使用 在 这 polyphase 过滤 bank 模型. 这 总的
组 延迟 的 这 ad1890/ad1891 相等 这 先进先出 运输
延迟 加 这 fir (polyphase) 过滤 组 延迟.]
在 这 短的 组 延迟 模式, 这 先进先出 读 和 写 要点-
ers 是 separated 用 five 记忆 locations (
≈
100
µ
s 相等的
运输 延迟 在 一个 50 khz 样本 比率). 这个 是 增加 至 这
fir 过滤 延迟 (64 taps 分隔 用 2) 为 一个 总的 名义上的 组
延迟 在 短的 模式 的
≈
700
µ
s. 这 短的 组 延迟 模式 是
有用的 当 这 输入 和 输出 样本 clocks 是 asynchro-
nous 但是 也 做 不 相异 或者 改变 非常 慢速地.
在 这 长 组 延迟 模式 (ad1890 仅有的, 这 ad1891 是
总是 在 这 短的 组 延迟 模式), 这 先进先出 读 和 写
pointers 是 separated 用 96 记忆 locations (
≈
2 ms equiva-
lent 运输 延迟). 这个 是 增加 至 这 fir 过滤 延迟
(64 taps 分隔 用 2) 为 一个 总的 名义上的 组 延迟 在 长
模式 的
≈
3 ms. 这 长 组 延迟 模式 是 有用的 当 这
输入 和 输出 样本 clocks 是 异步的 和 changing
相关的 至 一个 另一, 此类 作 在 varispeed 影响.
这些 延迟 是 deterministic 和 常量 除了 当 f
SOUT
drops 在下 f
SIN
这个 导致 这 号码 的 fir 过滤 taps 至
增加 (看 “cutoff 频率 modification” 在下). 在 也
模式, 如果 这 先进先出 读 和 写 地址 交叉, 这 沉默的_o
信号 将 是 asserted. 便条 那 在 所有 模式 和 下面 所有 con-
ditions, 两个都 这 高级地 oversampled 低-通过 prototype 和 这
polyphase subfilters 的 这 ad1890/ad1891 asrcs possess 一个
直线的 阶段 回馈.
这 ad1890 有 被 设计 所以 那 当 它 是 在 长 组
延迟 模式 和 快 安排好 模式, 一个 全部 2:1 步伐 改变 (i.e.,
occurring 在 二 样本) 在 样本 频率 比率 能
是 tolerated 没有 输出 沉默的.
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