ad1890/ad1891
rev. 0
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appearance 的 这 msb 的 数据 是 同步的 和 这 rising
边缘 的 这 left/
正确的
时钟 为 这 left 频道 和 这 下落
边缘 的 left/
正确的
时钟 为 这 正确的 频道. 这 msb 是
delayed 用 一个 位 时钟 之后 这 left/
正确的
时钟 如果 这 msb
延迟 模式 是 选择. 这 文字 时钟 是 不 必需的 在 这
left/
正确的
时钟 triggered 模式, 和 应当 是 系 也 hi 或者
lo. 图示 23 显示 这 位 时钟 在 这 optional gated 或者 burst
模式; 这 位 时钟 是 inactive 在 数据 地方, 和 能 引领
也 这 hi 状态 或者 这 lo 状态 当 inactive.
便条 那 那里 是 非 必要条件 为 一个 延迟 在 这 left
频道 数据 和 这 正确的 频道 数据. 这 left/
正确的
clocks
和 这 文字 clocks 能 转变 立即 之后 这 lsb 的
这 数据, 所以 那 这 msb 的 这 subsequent 频道 呈现
没有 任何 定时 延迟. 这 ad1891 是 因此 有能力 的 一个
32-位 框架 模式, 在 这个 两个都 16-位 途径 是 packed
在 一个 32-位 时钟 时期. 更多 一般地, 那里 是 非 particular
必要条件 为 当 这 left/
正确的
时钟 falls (i.e., 那里 是 非
left/
正确的
时钟 职责 循环 或者 脉冲波 宽度 规格), 提供
那 这 left/
正确的
时钟 频率 相等 这 将 样本
频率, 和 那里 是 sufficient 位 时钟 时期 至 时钟 在
或者 输出 这 将 号码 的 数据 位.
控制 信号
这 gpdlys, setlslw, bkpol_i, bkpol_o, trglr_i,
trglr_o, msbdly_i, 和 msbdly_o 输入 是 asyn-
chronous 信号 在 那 它们 需要 obey 非 particular 定时
relation 至 mclk 或者 这 样本 clocks. ordinarily, 这些 管脚
是 hardwired 或者 连接 至 一个 i/o 寄存器 为 微处理器
控制. 这 仅有的 定时 必要条件 在 这些 管脚 是 那 这
控制 信号 是 稳固的 和 有效的 在之前 这 第一 串行 输入
数据 位 (i.e., 这 msb) 是 提交 至 这 ad1890/ad1891.
重置
图示 25 显示 这 重置 定时 为 这 ad1890/ad1891
sampleports. mclk 必须 是 运动 当
重置
是
asserted, 和 这 位 clocks, 这 文字 clocks 和 这 left/
正确的
clocks 将 也 是 运动. 当 这 ad1890/ad1891 来到
输出 的 重置, 它们 default 至 一个 f
SIN
至 f
SOUT
比率 的 1:1. 这 fil-
ter pipeline 是 不 cleared. 不管怎样, 这 沉默的 输出 变得 hi
为 在 least 128 循环, 足够的 至 准许 这 pipeline 至 clear. 如果
F
SIN
differs significantly 从 f
SOUT
, 然后 这 ad1890/ad1891
样本 时钟 伺服 控制 循环 也 有 至 settle. 当 安排好,
这 沉默的 输出 将 是 hi. 之后 这 外部 系统 resets 这
ad1890/ad1891, 它 应当 wait 直到 这 沉默的 输出 变得 lo
在之前 clocking 在 串行 数据.
那里 是 非 必要条件 为 使用 这
重置
管脚 在 电源-向上
或者 当 这 输入 或者 输出 样本 比率 改变. 如果 它 是 不
使用, 这 ad1890/ad1891 将 settle 至 这 样本 clocks sup-
plied 在里面
≈
200 ms 在 快-安排好 模式 或者 在里面
≈
800 ms 在
慢-安排好 模式.
运行 特性
串行 输入/输出 端口
这 ad1890/ad1891 使用 这 频率 的 这 left/
正确的
输入
时钟 (l
R
_i) 和 这 left/
正确的
输出 时钟 (l
R
_o) 信号 至
决定 这 样本 比率 比率, 和 因此 这些 信号 必须
run continuously 和 转变 两次 每 样本 时期. (这
L
R
_i 时钟 频率 是 相等的 至 f
SIN
和 这 l
R
_o 时钟
频率 是 相等的 至 f
SOUT
.) 这 其它 clocks (wclk_i,
wclk_o, bclk_i, bclk_o) 是 边缘 敏感的 和 将 是
使用 在 一个 gated 或者 burst 模式 (i.e., 一个 stream 的 脉冲 在
数据 传递 或者 reception followed 用 时期 的 inactivity).
这 文字 clocks 和 位 clocks 是 使用 仅有的 至 写 数据 在
或者 读 数据 输出 的 这 串行 端口; 仅有的 这 left/
正确的
clocks 是
使用 在 这 内部的 dsp blocks. 它 是 重要的 那 这 left/
正确的
clocks 是 “clean” 和 monotonic rising 和 下落 边缘
transitions 和 非 过度的 越过 或者 undershoot 这个
可以 导致 false triggering 在 这 ad1890/ad1891.
这 ad1890/ad1891’s 有伸缩性的 串行 输入 和 输出 端口
consume 和 生产 数据 在 twos-complement, msb-第一
format. 这 left 频道 数据 地方 总是 precedes 这 正确的
频道 数据 地方; 这 电流 频道 正在 consumed 或者 pro-
duced 是 表明 用 这 状态 的 这 left/
正确的
时钟 (l
R
_i 和
L
R
_o). 一个 left 频道 地方, 正确的 频道 地方 一双 是 called 一个
框架. 这 输入 数据 地方 组成 的 4 至 20 位 为 这
ad1890, 和 4 至 16 位 为 这 ad1891. 这 输出 数据
地方 组成 的 4 至 24 位 为 两个都 设备. 这 输入 信号
是 指定 至 ttl 逻辑 水平, 和 这 输出 摆动 至 全部
cmos 逻辑 水平. 这 端口 是 配置 用 管脚 selections.
串行 i/o 端口 模式
这 ad1890/ad1891 有 管脚-可选择的 位 时钟 极性 为
这 输入 和 输出 端口. 在 “normal” 模式 (bkpol_i 或者
bkpol_o lo) 这 数据 是 有效的 在 这 rising 边缘. 在 这
“inverted” 模式 (bkpol_i 或者 bkpol_o hi) 这 数据 是
有效的 在 这 下落 边缘. 两个都 模式 是 显示 在 计算数量 22
和 23.
在 这 管脚 可选择的 msb 延迟 模式, 这个 能 是 设置 inde-
pendently 为 这 输入 和 输出 端口, 这 msb 是 delayed 用
一个 位 时钟. 这个 是 有用的 为 i
2
s format 兼容性 和 为
使容易 的 接合 至 一些 dsp processors. 两个都 这 msb de-
lay 模式 (msbdly_i 或者 msbdly_o hi) 和 这 msb
非-延迟 模式 (msbdly_i 或者 msbdly_o lo) 是 显示
在 计算数量 22 和 23.
这 ad1890/ad1891 sampleport 串行 端口 运作 在 也
这 文字 时钟 (wclk_i, wclk_o) triggered 模式 或者 left/
正确的
时钟 (l
R
_i, l
R
_o) triggered 模式. 这些 模式 能 是
使用 independently 为 这 输入 和 输出 端口, 用 重置-
ting 或者 设置 这 trglr_i 和 trglr_o 控制 线条
各自. 在 这 文字 时钟 triggered 模式, 作 显示 在 图-
ure 22, 之后 这 left/
正确的
时钟 是 有效的, 这 appearance 的 这
msb 的 数据 是 同步的 和 这 rising 边缘 的 这 文字
时钟 (或者 delayed 用 一个 位 时钟 如果 这 msb 延迟 模式 是
选择). 便条 那 这 文字 时钟 是 rising 边缘 敏感的, 和
能 下降 anytime 之后 它 是 抽样 hi 用 这 位 时钟. 在 这
left/
正确的
时钟 triggered 模式, 作 显示 在 图示 23, 这
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