AD7849
rev. b
–
9
–
t
2
t
1
t
3
t
4
t
5
t
4
t
5
t
7
DB0DB15
DB13 DB0
SCLK
同步
BIN
/竞赛
SDIN
(ad7849b/c/t)
SDIN
(ad7849a)
LDAC
,
CLR
dcen 是 系 permanently 低
图示 12. 定时 图解 (保卫-alone 模式)
数字的 接口
这 ad7849 包含 一个 输入 串行 至 并行的 变换 寄存器
和 一个 dac 获得. 一个 simplified 图解 的 这 输入 加载
电路系统 是 显示 在 图示 12.
串行 数据 在 这 sdin 输入
是 承载 至 这 输入 寄存器 下面 控制 的 dcen,
同步
和 sclk. 当 一个 完全 文字 是 使保持 在 这 变换 寄存器 它
将 然后 是 承载 在 这 dac 获得 下面 控制 的
LDAC
. 仅有的 这 数据 在 这 dac 获得 确定 这 相似物
输出 在 这 ad7849.
这 dcen (daisy-chain 使能) 输入 是 使用 至 选择 也 一个
保卫-alone 模式 或者 一个 daisy-chain 模式. 这 加载 format 是
slightly 不同的 取决于 在 这个 模式 是 选择.
串行 数据 加载 format (保卫-alone 模式)
和 dcen 在 逻辑 0 这 保卫-alone 模式 是 选择. 在 这个
模式 一个 低
同步
输入 提供 这 框架 同步
信号 这个 tells 这 ad7849 那 有效的 串行 数据 在 这 sdin
输入 将 是 有 为 这 next 16 下落 edges 的 sclk. 一个
内部的 计数器/解码器 电路 提供 一个 低 gating 信号 所以
那 仅有的 16 数据 位 是 clocked 在 这 输入 变换 寄存器.
之后 16 sclk 脉冲 这 内部的 gating 信号 变得 inactive
(高) 因此 locking 输出 任何 更远 时钟 脉冲. 因此 ei-
ther 一个 持续的 时钟 或者 一个 burst 时钟 源 将 是 使用 至
时钟 在 这 数据.
这
同步
输入 是 带去 高 之后 这 完全 16-位 文字 是
承载 在.
这 ad7849b, ad7849c 和 ad7849t 版本 是 16-位
决议 dacs 和 有 一个 笔直地 16-位 加载 format, 和
这 msb (db15) 正在 承载 第一. 这 ad7849a 是 一个 14-位
dac 但是 这 加载 结构 是 安静的 16-位. 这 msb (db13)
是 承载 第一 和 这 最终 二 位 的 这 16-位 stream 必须
是 0s.
那里 是 二 方法 在 这个 这 dac 获得 和 hence 这 ana-
log 输出 将 是 updated. 这 状态 的 这
LDAC
输入 是
examined 之后
同步
是 带去 低. 取决于 在 它的 状态,
一个 的 二 更新 模式 是 选择.
如果
LDAC
= 0 然后 这 自动 更新 模式 是 选择. 在
这个 模式 这 dac 获得 和 相似物 输出 是 updated 自动-
matically 当 这 last 位 在 这 串行 数据 stream 是 clocked
在. 这 更新 因此 takes 放置 在 这 sixteenth 下落 sclk
边缘.
如果
LDAC
= 1 然后 这 自动 更新 是 无能. 这 dac
获得 更新 和 输出 更新 是 now 独立的. 这 dac
获得 是 updated 在 这 下落 边缘 的
LDAC
. 不管怎样, 这
输出 更新 是 delayed 为 一个 更远 5
µ
s 用 意思 的 一个 inter-
nal 追踪-和-支撑 放大器 在 这 输出 平台. 这个 函数
结果 在 更小的 数字的-至-相似物 glitch impulse 在 这 dac
输出. 便条 那 这
LDAC
输入 必须 是 带去 后面的 高
又一次 在之前 这 next 数据 转移 是 initiated.
÷
16
计数器/
解码器
重置
EN
GATED
信号
输入
变换 寄存器
(16 位)
GATED
SCLK
SDOUT
DCEN
同步
SCLK
自动-更新
电路系统
SDIN
dac 获得
(14/16 位)
LDAC
CLR
图示 13. simplified 加载 结构
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