cy2305 和 cy2309 作 pci 和 sdram 缓存区
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产品 信息
这 cy2305 零 延迟 缓存区
这 cy2305 是 一个 3.3-volt, five 输出 零 延迟 缓存区 在 一个
8-管脚 150-mil soic 包装. 这个 部分 是 将 为 缓存区-
ing 一个 时钟 在 five clocks 为 pci buffering 或者 四 clocks
为 使用 和 1 sdram 单元. 这 cy2305 是 这 simplest
和 easiest 至 使用 part 在 这 cypress 零 延迟 缓存区 家族.
为 一个 discussion 的 这 特定的 特性 的 这 cy2305 看
这 特定的 特性 部分 的 这个 应用 便条, 或者 为 这
完全 规格 在 这 cy2305 请 谈及 至 这
cy2305/cy2309 数据 薄板.
这 cy2309 零 延迟 缓存区
这 cy2309 是 一个 3.3-volt, nine 输出 零 延迟 缓存区 在 一个
16-管脚 150-mil soic 包装. 这个 部分 是 将 为 buff-
ering 一个 时钟 在 9 clocks 为 pci buffering 或者 第八 clocks
为 使用 和 2 sdram modules. 为 这 完全 specifica-
tions 请 谈及 至 这 cy2305/cy2309 数据 薄板.
这 cy2309 有 一些 选项 为 关闭 向下 这 输出
banks 或者 完全地 关闭 向下 这 部分 至 conserve pow-
er. 作 显示 在 这 表格 在下, 这 输入 s1 和 s2 控制
这个 输出 banks 是 驱动 和 这 状态 的 这 pll. 你
将 注意 那 这 clkout 输出 是 总是 驱动. 这个 是
因为 这 pll 必须 有 这 clkout 管脚 运动 在 顺序
至 维持 阶段 锁. 这 cy2309 将 也 go 在 一个 电源
向下 状态 如果 这 输入 涉及 stops 作 描述 在 这
“
特定的 特性 的 这 cypress 零 延迟 缓存区
”
部分.
VCO
REF
CLK1
CLK2
CLK3
CLK4
CLKOUT
LP
过滤
阶段
探测器
PLL
1
2
3
45
8
7
6
REF
CLK2
CLK1
地
V
DD
CLKOUT
CLK4
CLK3
SOIC
至 p V i e w
VCO
EF
CLKA1
CLKA2
CLKA3
CLKA4
CLKOUT
LP
过滤
阶段
探测器
PLL
MUX
选择 输入
解码
S2
S1
CLKB1
CLKB2
CLKB3
CLKB4
1
2
3
4
13
16
15
14
REF
CLKA1
CLKA2
V
DD
CLKA3
CLKOUT
CLKA4
V
DD
SOIC
顶 视图
5
6
7
8
地
CLKB1
CLKB2
S2
9
12
11
10
CLKB3
地
CLKB4
S1
选择 输入 解码 为 cy2309
S2 S1 时钟 a1–a4 时钟 b1–b4 CLKOUT
[1]
输出 源 pll 关闭
0 0 三-状态 三-状态 驱动 PLL N
0 1 驱动 三-状态 驱动 PLL N
1 0 驱动 驱动 驱动 涉及 Y
1 1 驱动 驱动 驱动 PLL N
便条:
1. 这个 输出 是 驱动 和 有 一个 内部的 反馈 为 这 pll. 这 加载 在 这个 输出 能 是 调整 至 改变 这 延迟 between 这
涉及 和 这 clka/clkb 输出.
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