CY7C955
初步的
3
TCA 86 输出 transmit utopia cell 有: 一个 起作用的 状态 在 这个 信号 indicates 那 这 transmit
先进先出 能 接受 在 least n 更多 cells (53 octets) 的 数据 在哪里 n 和 这 起作用的 状态
的 这 信号 (高 或者 低) 是 可编程序的 通过 这 配置 寄存器
(reg
−
63h 和 reg
−
01h). 在 一个 特定的 情况, 如果 reg
–
63h bit2
−
3 是 设置 至 00, reg
−
01h,
位 3 是 设置 至 0, 和 tcalevel0 (reg
–
63h, 位 1) 设置 至 0. tca 将 behave 作 一个
起作用的 高 全部 指示信号.
transmit utopia 接口
(持续)
名字 管脚 i/o 描述
transmit atm 接口
名字 管脚 i/o 描述
XOFF 50 输入 transmit 空闲 cell: 一个 高 状态 在 这个 管脚 将 强迫 这 atm cell 处理器 至 send
一个 空闲 cell 甚至 如果 那里 是 cells 至 send 在 这 transmit 先进先出. xoff 是 一个 asynchro-
nous 输入 和 有 一个 整体的 拉 向下 电阻.
TGFC 52 输入 transmit generic 流动 控制: 这个 位 串行 输入 提供 这 能力 至 overwrite 这
四 位 的 这 atm cell 标头 gfc 地方. 这些 位 将 是 optionally 写 在
这 四 tclk 时钟 时期 下列的 这 assertion 的 这 tcp 输出.
TCP 51 输出 transmit 开始 的 gfc: 这个 indicates 那 这 第一 位 的 这 gfc 为 这 next cell 读
从 这 transmit 先进先出 是 预期的 在 这 tgfc 管脚 在 这 next rising 边缘 的
tclk.
transmit 时钟 发生器
名字 管脚 i/o 描述
TRCLK
±
9
−
10 差别的 在 transmit 输入 时钟: accepts 也 一个 差别的 pecl, 或者 一个 ttl 或者 一个 cmos 字节 比率
涉及 连接 至 trclk
−
和 trclk+ grounded 为 这 transmit 频率
乘法器 pll. optionally, 这个 输入 能 接受也 这 位 比率 涉及 当 tbyp
是 真实 (使保持 高). 在 这个 模式 这 transmit 频率 乘法器 是 绕过 和 这
位 比率 时钟 是 使用 直接地 为 transmit 一侧 clocking.
TXC
±
13
−
14 差别的 输出 transmit 输出 时钟: 提供 时钟 输出 为 这 transmit 数据. txd
±
是 updated
在 这 下落 边缘 的 这个 信号. 在 这 default 设置, txc 是 无能 如果 rate0 是
高 和 一个 51.84-mhz 时钟 如果 rate0 是 低. xortxc (reg
−
04h, 位 6) 能 是 使用
至 invert 这 default 设置 此类 那 txc 是 一个 155.52-mhz 时钟 如果 rate0 是 高 和
是 无能 当 rate0 是 低.
TXD
±
15
−
16 差别的 输出 transmit 数据 输出: accepts nrz encoded 输出 数据. 这个 信号 是 updated 在
这 下落 边缘 的 txc
±
.
TBYP 2 输入 transmit 时钟 绕过: 当 这个 输入 是 使保持 高 这 transmit 频率 乘法器
是 无能 和 trclk
±
输入 是 使用 直接地 为 transmit 一侧 clocking. 当 这个 输入
是 使保持 低 这 transmit 频率 乘法器 multiplies 这 trclk
±
输入 用 8, 24, 或者
8/3 (取决于 在 这 trefsel (reg
−
06h, 位 0) 设置 至 提供 这 内部的 位
比率 时钟.
RATE0
RATE1
97
−
98 输入 比率: 当 这 rate0 输入 是 高 这 transmit 频率 发生器 和 这 re-
ceive 时钟 恢复 是 选择 至 运作 在 这 sts
−
3c/stm
−
1 比率 的 155.52 mhz.
当 这 rate0 管脚 是 低, 这 transmit 频率 发生器 和 这 receive 时钟
恢复 是 选择 至 运作 在 这 sts
−
1 比率 的 51.84 mhz. rate1 是 为 工厂
测试 使用 仅有的 和 应当 是 系 高. 两个都 rate0 和 rate1 有 整体的
拉-向上 电阻器.
TCLK 54 输出 transmit 字节 涉及: 字节 比率 涉及 时钟 获得 从 这 transmit 线条 位
比率.
TFPO 53 输出 transmit 框架 涉及. 这个 信号 是 一个 8-khz框架 比率 涉及 那 变得
高 在 这 传递 的 这 第一 a1 字节 的 这 sonet/sdh 框架. tfpo 是
updated 用 这 rising 边缘 的 tclk.
receive 时钟 recovery
名字 管脚 i/o 描述
RXD
±
25
−
26 差别的 在 receive 输入 数据: 这些 线条 接受者 输入 是 连接 至 一个 内部的 receive
pll 那 recovers 这 embedded 时钟 和 数据 信息. 这 新当选的 数据 比率
能 是 在里面 一个 的 二 频率 范围 取决于 在 这 状态 的 这 rate0 管脚.
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