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整体的
电路
系统, 公司
ICS954201
0819g—12/06/04
管脚 描述
PIn # PIn 名字
管脚
类型
DESCRIP德州仪器在
1 VDDPCI PWR 电源 supplyf或者 pci clocks, 名义上的 3.3v
2 地 PWR 地面 管脚.
3 PCICLK3 输出 PCIclock输出放.
4 PCICLK4 输出 PCIclock输出放.
5 PCICLK5 输出 PCIclock输出放.
6 地 PWR 地面 管脚.
7 VDDPCI PWR 电源 supplyf或者 pci clocks, 名义上的 3.3v
8 itp_en/pciclk_f0 I/o
自由 运动 pci clock不 affected 用PCI_stop#.
itp_en: latched 输入 to select管脚 functionality
1 =CPu_iTP一双
0 =Src 一双
9 PCIclk_f1 输出 自由 运动 pci clock不 affected 用PCI_stop# .
10 Vtt_pwrgd#/pd IN
Vtt_pwrgd# 是一个 交流tive 低 输入 美国ed 至 determine 当
latched 输入是 准备好至 是 sampled.pd 是一个 作ynchronous
交流tive 高 输入 管脚 美国ed 至 放 这 device into 一个 低 电源
状态. 这 内部的 clocks, plls和 这 crystal oscillat或者 是
stopped.
11 VDD48 PWR 电源 管脚 为 the 48mhz输出.3.3V
12 USB_48mhz/fs_一个 I/o
Frequencyselect latch 输入 管脚 / fixed 48mhzusb clock
输出放.3.3v.
13 地 PWR 地面 管脚.
14 dott_96mhz 输出 真实 clock的differential 一双 为 96.00mhz 点 clock.
15 dotc_96mhz 输出 complement clock的differential 一双 为 96.00mhz点 clock.
16 fs_b/TESt_模式 IN
3.3v tolerant输入 为 cpu frequency selection.谈及 至 输入
electrical characteristics为 vil_fs 和 vih_fs values.
TESt_模式 是一个 real time 输入至 select between hi-z 和
ref/n divider 模式 当 在 test模式. 谈及 to test
Clarification 表格.
17 SRCCLKT0 输出 真实 clock的differential src clock一双.
18 SRCCLKC0 输出 Complementclock的differential src clock一双.
19 SRCCLKT1 输出 真实 clock的differential src clock一双.
20 SRCCLKC1 输出 Complementclock的differential src clock一双.
21 VDDSRC PWR 供应f或者 src clocks, 3.3v 名义上的
22 SRCCLKT2 输出 真实 clock的differential src clock一双.
23 SRCCLKC2 输出 Complementclock的differential src clock一双.
24 SRCCLKT3 输出 真实 clock的differential src clock一双.
25 SRCCLKC3 输出 Complementclock的differential src clock一双.
26 SRCCLKt4_sATA 输出 真实 clock的differential src/SATA一双.
27 SRCCLKc4_sATA 输出 Complementclock的differential src/SATA一双.
28 VDDSRC PWR 供应f或者 src clocks, 3.3v 名义上的
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