6.42
idt70v9279/69s/l
高-速 32/16k x 16 双-端口 同步的 静态的 内存 工业的 和 商业的 温度 ranges
9
交流 电的 特性 在 这 运行 temperature 范围
(读 和 写 循环 定时)
(3,4)
(v
DD
= 3.3v ± 0.3v, t
一个
= 0°c 至 +70°c)(内容'd)
注释:
1. 转变 是 量过的 0mv 从 低 或者 高-阻抗 电压 和 这 输出 测试 加载 (图示 2). 这个 参数 是 有保证的 用 设备 characteriza-
tion, 但是 是 不 生产 测试.
2. 这 pipelined 输出 参数 (t
CYC2
, t
CD2
) 应用 至 也 或者 两个都 left 和 正确的 端口 当
FT
/pipe = v
IH
. 流动-通过 参数 (t
CYC1
, t
CD1
) 应用 当
FT
/pipe = v
IL
为 那 端口.
3. 所有 输入 信号 是 同步的 和 遵守 至 这 时钟 除了 为 这 异步的 输出 使能 (
OE
) 和
FT
/pipe.
FT
/pipe 应当 是 treated 作 一个
直流 信号, i.e. 稳步的 状态 在 运作.
4. 'x' 在 部分 号码 indicates 电源 比率 (s 或者 l).
70v9279/69x12
com'l 仅有的
70v9279/69x15
com'l 仅有的
标识 参数 最小值.最大值.最小值.最大值.单位
t
CYC1
ClockCycle时间 (流动-through)
(2)
30
____
35
____
ns
t
CYC2
时钟 循环 时间 (pipelined)
(2)
20
____
25
____
ns
t
CH1
ClockHigh 时间(flow-through)
(2)
12
____
12
____
ns
t
CL1
Clock low 时间(flow-through)
(2)
12
____
12
____
ns
t
CH2
时钟 高 时间 (pipelined)
(2)
8
____
10
____
ns
t
CL2
时钟 低 时间 (pipelined)
(2)
8
____
10
____
ns
t
R
ClockRise时间
____
3
____
3ns
t
F
Clock下降 时间
____
3
____
3ns
t
SA
地址 建制 时间 4
____
4
____
ns
t
HA
地址 支撑 时间 1
____
1
____
ns
t
SC
碎片 使能 建制 时间 4
____
4
____
ns
t
HC
碎片 使能 支撑 时间 1
____
1
____
ns
t
SW
r/w 建制 时间 4
____
4
____
ns
t
HW
r/w 支撑时间 1
____
1
____
ns
t
SD
输入 数据 setup时间 4
____
4
____
ns
t
HD
输入 数据 hold时间 1
____
1
____
ns
t
SAD
ADS
建制 时间
4
____
4
____
ns
t
HAD
ADS
Hold 时间
1
____
1
____
ns
t
SCN
CNTEN
建制 时间
4
____
4
____
ns
t
HCN
CNTEN
Hold时间
1
____
1
____
ns
t
SRST
CNTRST
建制 时间
4
____
4
____
ns
t
HRST
CNTRST
Hold时间
1
____
1
____
ns
t
OE
Output enable至数据 有效的
____
12
____
15 ns
t
OLZ
输出 使能 至 output 低-z
(1)
2
____
2
____
ns
t
OHZ
Output enable至Output high-z
(1)
17 17ns
t
CD1
Clock 至数据 有效的(flow-through)
(2)
____
25
____
30 ns
t
CD2
时钟 至 数据 有效的 (pipelined)
(2)
____
12
____
15 ns
t
直流
数据 output hold after clock high 2
____
2
____
ns
t
CKHZ
ClockHigh 至Output high-z
(1)
2929ns
t
CKLZ
ClockHigh 至Output low-z
(1)
2
____
2
____
ns
端口-至-端口 延迟
t
CWDD
写Port clockHigh 至Read 数据 delay
____
40
____
50 ns
t
CCS
Clock-至-clock建制 时间
____
15
____
20 ns
3743 tbl 11b
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