max1246/max1247
+2.7v, 低-电源, 4-频道,
串行 12-位 adcs 在 qsop-16
8 _______________________________________________________________________________________
名字 函数
1 V
DD
积极的 供应 电压
2–5 CH0–CH3 抽样 相似物 输入
管脚
6 COM
地面 涉及 为 相似物 输入. com sets 零-代号 电压 在 单独的-结束 模式. 必须 是
稳固的 至 ±0.5lsb.
7
SHDN
三-水平的 关闭 输入. 拉
SHDN
低 shuts 这 max1246/max1247 向下; 否则, 它们
是 全部地 运算的. 拉
SHDN
高 puts 这 涉及-缓存区 放大器 在 内部的 补偿
模式. letting
SHDN
float puts 这 涉及-缓存区 放大器 在 外部 补偿 模式.
12 DOUT
串行 数据 输出. 数据 是 clocked 输出 在 sclk’s 下落 边缘. 高 阻抗 当
CS
是 高.
11 DGND 数字的 地面
10 AGND 相似物 地面
8 VREF
涉及-缓存区 输出/模数转换器 涉及 输入. 涉及 电压 为 相似物-至-数字的 conversion.
在 内部的 涉及 模式 (max1246 仅有的), 这 涉及 缓存区 提供 一个 2.500v 名义上的 输出,
externally 可调整的 在 refadj. 在 外部 涉及 模式, 使不能运转 这 内部的 缓存区 用 拉
refadj 至 v
DD
.
16 SCLK
串行 时钟 输入. clocks 数据 在 和 输出 的 串行 接口. 在 外部 时钟 模式, sclk 也 sets
这 转换 速. (职责 循环 必须 是 40% 至 60%.)
15
CS
起作用的-低 碎片 选择. 数据 将 不 是 clocked 在 din 除非
CS
是 低. 当
CS
是 高, dout 是
高 阻抗.
14 DIN 串行 数据 输入. 数据 是 clocked 在 在 sclk’s rising 边缘.
13 SSTRB
串行 strobe 输出. 在 内部的 时钟 模式, sstrb 变得 低 当 这 max1246/max1247 begin 这
一个/d 转换, 和 变得 高 当 这 转换 是 finished. 在 外部 时钟 模式, sstrb 脉冲
高 为 一个 时钟 时期 在之前 这 msb decision. 高 阻抗 当
CS
是 高 (外部 时钟
模式).
______________________________________________________________管脚 描述
V
DD
6k
DGND
DOUT
C
加载
50pF
C
加载
50pF
DGND
6k
DOUT
一个) 高-z 至 v
OH
和 v
OL
至 v
OH
b) 高-z 至 v
OL
和 v
OH
至 v
OL
V
DD
6k
DGND
DOUT
C
加载
50pF
C
加载
50pF
DGND
6k
DOUT
一个) v
OH
至 高-z b) v
OL
至 高-z
图示 1. 加载 电路 为 使能 时间 图示 2. 加载 电路 为 使不能运转 时间
9 REFADJ 输入 至 这 涉及-缓存区 放大器. 至 使不能运转 这 涉及-缓存区 放大器, 系 refadj 至 v
DD
.
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