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ClockWorks™
SY10E195
SY100E195
Micrel
产品 信息
cascading 多样的 e195s
至 增加 这 可编程序的 范围 的 这 e195,
内部的 cascade 电路系统 有 被 包含. 这个 电路系统
准许 为 这 cascading 的 多样的 e195s 没有 这
需要 为 任何 外部 gating. 此外, 这个 能力
需要 仅有的 一个 更多 地址 线条 每 增加 e195.
obviously, cascading 多样的 pdcs 将 结果 在 一个 大
可编程序的 范围; 不管怎样, 这个 增加 是 在 这
费用 的 一个 变长 最小 延迟.
图示 1 illustrates 这 interconnect scheme 为
cascading 二 e195s. 作 能 是 seen, 这个 scheme 能
容易地 是 expanded 为 大 e195 chains. 这 d
7
输入
的 这 e195 是 这 cascade 控制 管脚. 和 这
interconnect scheme 的 图示 1, 当 d
7
是 asserted, 它
信号 这 需要 为 一个 大 可编程序的 范围 比
是 achievable 和 一个 单独的 设备.
一个 expansion 的 这 获得 部分 的 这 块 图解
是 pictured 在下. 使用 的 这个 图解 将 使简化 这
explanation 的 如何 这 cascade 电路系统 工作. 当
D
7
的 碎片 #1 在之上 是 低, 这 cascade 输出 将 也
是 低, 当 这 cascade 柱状 输出 将 是 一个 logical
高. 在 这个 情况, 这 设置 最小值 管脚 的 碎片 #2 将
是 asserted 和, 因此, 所有 的 这 latches 的 碎片 #2 将
是 重置 和 这 设备 将 是 设置 在 它的 最小 延迟.
自从 这 重置 和 设置 输入 的 这 latches 是
overriding, 任何 改变 在 这 一个
0
–A
6
地址 总线 将
不 影响 这 运作 的 碎片 #2.
碎片 #1, 在 这 其它 hand, 将 有 两个都 设置 最小值
和 设置 最大值 de-asserted 所以 那 它的 延迟 将 是
控制 全部地 用 这 地址 总线 一个
0
–A
6
. 如果 这 延迟
需要 是 更好 比 能 是 达到 和 31.75 门
延迟 (1111111 在 这 一个
0
–A
6
地址 总线), d
7
将 是
asserted 至 信号 这 需要 至 cascade 这 延迟 至 这
next e195 设备. 当 d
7
是 asserted, 这 设置 最小值
管脚 的 碎片 #2 将 是 de-asserted 和 这 延迟 将 是
控制 用 这 一个
0
–A
6
地址 总线. 碎片 #1, 在 这
其它 hand, 将 有 它的 设置 最大值 管脚 asserted, 结果
在 这 设备 延迟 至 是 独立 的 这 一个
0
–A
6
地址 总线.
当 这 设置 最大值 管脚 的 碎片 #1 是 asserted, 这 d
0
和 d
1
latches 将 是 重置 当 这 rest 的 这 latches
将 是 设置. 在 增加, 至 维持 monotonicity, 一个
额外的 门 延迟 是 选择 在 这 cascade 电路系统.
作 一个 结果, 当 d
7
的 碎片 #1 是 asserted, 这 延迟
增加 从 31.75 门 至 32 门. 一个 32-门 延迟
是 这 最大 延迟 设置 为 这 e195.
至 expand 这个 cascading scheme 至 更多 设备,
一个 simply needs 至 连接 这 d
7
输入 和 cascade
输出 的 这 电流 大多数 重大的 e195 至 这 新
大多数 重大的 e195 在 这 一样 manner 作 pictured 在
图示 1. 这 仅有的 增加 至 这 逻辑 是 这 增加
的 一个 线条 至 这 地址 总线 为 cascade 控制 的 这
第二 pdc.
图示 1. cascading interconnect architecture
E196
碎片 #1
D
4
D
5
D
6
D
7
D
2
D
3
D
1
D
0
LEN
VEE
在
VBB
在
设置 最小值
设置 最大值
CASCADE
EN
CASCADE
VCC
VCCO
Q
VCCO
Q
E196
碎片 #2
D
4
D
5
D
6
D
7
D
2
D
3
D
1
D
0
LEN
VEE
在
VBB
在
设置 最小值
设置 最大值
CASCADE
EN
CASCADE
VCC
VCCO
Q
VCCO
Q
地址 总线 (a0
–
a6)
一个
7
输入
输出
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